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    Toward high-performance and reliable Ge channel devices for 2 nm node and beyond
    Hikavyy, Andriy ; Cott, Daire J. ; et al.
    In: 2020 IEEE International Electron Devices Meeting (IEDM), 2020-12-12
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    fT Enhancement of CMOS Transistor Using Isolated Polysilicon Gates
    Kiat Seng Yeo ; Xi Sung Loo ; et al.
    In: 2018 IEEE Radio Frequency Integrated Circuits Symposium (RFIC), 2018-06-01
    Online unknown
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    A 22nm FDSOI Technology Optimized for RF/mmWave Applications
    Tan, K.K.S. ; Divay, A. ; et al.
    In: 2018 IEEE Radio Frequency Integrated Circuits Symposium (RFIC), 2018-06-01
    Online unknown
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    First demonstration of vertically-stacked Gate-All-Around highly-strained Germanium nanowire p-FETs
    Wostyn, Kurt ; Vrancken, Christa ; et al.
    In: 2018 IEEE Symposium on VLSI Technology, 2018-06-01
    Online unknown
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    Strained germanium gate-all-around PMOS device demonstration using selective wire release etch prior to replacement metal gate deposition
    Mocuta, Dan ; Arimura, Hiroaki ; et al.
    In: 2017 Symposium on VLSI Technology, 2017-06-01
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    Performance and electrostatic improvement by high-pressure anneal on Si-passivated strained Ge pFinFET and gate all around devices with superior NBTI reliability
    Loo, Roger ; Cott, Daire J. ; et al.
    In: 2017 Symposium on VLSI Technology, 2017-06-01
    Online unknown
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    Si-passivated Ge nMOS gate stack with low Dit and dipole-induced superior PBTI reliability using 3D-compatible ALD caps and high-pressure anneal
    Wostyn, Kurt ; Jiang, Xiaoqiang ; et al.
    In: 2016 IEEE International Electron Devices Meeting (IEDM), 2016-12-01
    Online unknown
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    Strained germanium quantum well p-FinFETs fabricated on 45nm Fin pitch using replacement channel, replacement metal gate and germanide-free local interconnect
    Bender, Hugo ; Favia, Paola ; et al.
    In: 2015 Symposium on VLSI Technology (VLSI Technology), 2015-06-01
    Online unknown
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    15nm-WFIN high-performance low-defectivity strained-germanium pFinFETs with low temperature STI-last process
    Lee, S-G ; Barla, Kathy ; et al.
    In: 2014 Symposium on VLSI Technology (VLSI-Technology): Digest of Technical Papers, 2014-06-01
    Online unknown
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  10. Detailansicht für Treffer 10 öffnen
    Integration aspects of strained Ge pFETs
    Mitard, Jerome ; Vincent, Benjamin ; et al.
    In: 2013 14th International Conference on Ultimate Integration on Silicon (ULIS), 2013-03-01
    Online unknown
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  11. Detailansicht für Treffer 11 öffnen
    An Investigation of Growth and Properties of Si Capping Layers Used in Advanced SiGe/Ge Based pMOS Transistors
    Witters, Liesbeth ; Vandervorst, Wilfried ; et al.
    In: 2012 International Silicon-Germanium Technology and Device Meeting (ISTDM), 2012-06-01
    Online unknown
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    200-mm CVD Grown Si/SiGe Resonant Interband Tunnel Diodes Optimized for High Peak-to-Valley Current Ratios
    Douhard, Bastien ; Vandervorst, Wilfried ; et al.
    In: 2012 International Silicon-Germanium Technology and Device Meeting (ISTDM), 2012-06-01
    Online unknown
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  13. Detailansicht für Treffer 13 öffnen
    85nm-wide 1.5mA/µm-ION IFQW SiGe-pFET: Raised vs embedded Si0.75Ge0.25 S/D benchmarking and in-depth hole transport study
    Eneman, Geert ; Thean, Aaron ; et al.
    In: 2012 Symposium on VLSI Technology (VLSIT), 2012-06-01
    Online unknown
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  14. Detailansicht für Treffer 14 öffnen
    Challenges for introducing Ge and III/V devices into CMOS technologies
    Groeseneken, Guido ; Merckling, Clement ; et al.
    In: 2012 IEEE International Reliability Physics Symposium (IRPS), 2012-04-01
    Online unknown
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  15. Detailansicht für Treffer 15 öffnen
    Implant-Free SiGe Quantum Well pFET: A novel, highly scalable and low thermal budget device, featuring raised source/drain and high-mobility channel
    Mitard, Jerome ; Wang, Wei-E ; et al.
    In: 2010 International Electron Devices Meeting, 2010-12-01
    Online unknown
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  16. Detailansicht für Treffer 16 öffnen
    High-mobility 0.85nm-EOT Si0.45Ge0.55-pFETs: Delivering high performance at scaled VDD
    Chiarella, Thomas ; Yamaguchi, S. ; et al.
    In: 2010 International Electron Devices Meeting, 2010-12-01
    Online unknown
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  17. Detailansicht für Treffer 17 öffnen
    High-mobility Si1−xGex-channel PFETs: Layout dependence and enhanced scalability, demonstrating 90% performance boost at narrow widths
    Hikavyy, Andriy ; Bender, Hugo ; et al.
    In: 2010 Symposium on VLSI Technology, 2010-06-01
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  18. Detailansicht für Treffer 18 öffnen
    8Å Tinv gate-first dual channel technology achieving low-Vt high performance CMOS
    Richard, O. ; Rohr, E. ; et al.
    In: 2010 Symposium on VLSI Technology, 2010-06-01
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  19. Detailansicht für Treffer 19 öffnen
    A straightforward method to determine the parasitic gate resistance of GaN FET
    Juan Luis del Valle-Padilla ; Reynoso-Hernandez, J. A. ; et al.
    In: 2009 IEEE MTT-S International Microwave Symposium Digest, 2009-06-01
    Online unknown
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  20. Detailansicht für Treffer 20 öffnen
    Record ION/IOFF performance for 65nm Ge pMOSFET and novel Si passivation scheme for improved EOT scalability
    Martens, Koen ; Loo, Roger ; et al.
    In: 2008 IEEE International Electron Devices Meeting, 2008-12-01
    Online unknown
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