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    Back-End-of-Line Compatible Fully Depleted CMOS Inverters Employing Ge p-FETs and α-InGaZnO n-FETs
    Han, Kaizhen ; Wang, Chengkuan ; et al.
    In: IEEE Electron Device Letters, Jg. 42 (2021-10-01), S. 1488-1491
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    Non-Volatile Wideband Frequency Tuning of a Ring-Oscillator by Charge Trapping in High-k Gate Dielectric in 22nm CMOS
    Iyer, Subramanian S. ; Nouri, Sepideh
    In: IEEE Electron Device Letters, Jg. 42 (2021), S. 110-113
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    AC Device Variability in High- <tex-math notation='LaTeX'>$\kappa$ </tex-math> Metal-Gate CMOS Technology
    Narayanan, Vijay ; Lee, Dongsoo ; et al.
    In: IEEE Electron Device Letters, Jg. 40 (2019), S. 13-16
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    Low-Leakage and Low-Trigger-Voltage SCR Device for ESD Protection in 28-nm High- $k$ Metal Gate CMOS Process
    Lin, Chun-Yu ; Ker, Ming-Dou ; et al.
    In: IEEE Electron Device Letters, Jg. 37 (2016-11-01), S. 1387-1390
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    Full-Swing Clock Generating Circuits on Plastic Using a-IGZO Dual-Gate TFTs With Pseudo-CMOS and Bootstrapping
    Mativenga, Mallory ; Geng, Di ; et al.
    In: IEEE Electron Device Letters, Jg. 37 (2016-07-01), S. 882-885
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    Cryogenic Characterization of 22nm FDSOI CMOS Technology for Quantum Computing ICs
    Jia, H. ; Dadash, M. S. ; et al.
    In: IEEE Electron Device Letters, 2019
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    CMOS-Compatible Replacement Metal Gate InGaAs-OI FinFET With $I_{ON}=156~\mu \text{A}/\mu \text{m}$ at $V_{DD}= 0.5$ V and $I_{OFF}=100$ nA/$\mu \text{m}$
    Caimi, Daniele ; Deshpande, Veeresh ; et al.
    In: IEEE Electron Device Letters, Jg. 37 (2016-02-01), S. 169-172
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    An Analytical Metal Resistance Model and Its Application for Sub-22-nm Metal-Gate CMOS
    Weng, Weihao ; Grunow, Stephan ; et al.
    In: IEEE Electron Device Letters, Jg. 36 (2015-04-01), S. 384-386
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    High-Speed Pseudo-CMOS Circuits Using Bulk Accumulation a-IGZO TFTs
    Nam, Hyoungsik ; Mativenga, Mallory ; et al.
    In: IEEE Electron Device Letters, Jg. 36 (2015-02-01), S. 153-155
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    28-nm 2T High-<formula formulatype='inline'><tex Notation='TeX'>$K$</tex></formula> Metal Gate Embedded RRAM With Fully Compatible CMOS Logic Processes
    Tsai, Ming-Jinn ; Chrong Jung Lin ; et al.
    In: IEEE Electron Device Letters, Jg. 34 (2013-10-01), S. 1253-1255
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    CMOS Inverter Based on Gate-All-Around Silicon-Nanowire MOSFETs Fabricated Using Top-Down Approach
    Balasubramanian, N. ; Buddharaju, K.D. ; et al.
    In: IEEE Electron Device Letters, Jg. 28 (2007-11-01), S. 1021-1024
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    Device Circuit Co-Design Issues in Vertical Nanowire CMOS Platform
    Singh, Navab ; Kaushal, Gaurav ; et al.
    In: IEEE Electron Device Letters, Jg. 33 (2012-07-01), S. 934-936
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    CMOS-Compatible Vertical-Silicon-Nanowire Gate-All-Around p-Type Tunneling FETs With $\leq 50$-mV/decade Subthreshold Swing
    Gandhi, R. ; Banerjee, Kaustav ; et al.
    In: IEEE Electron Device Letters, Jg. 32 (2011-11-01), S. 1504-1506
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    Low-Temperature Hybrid CMOS Circuits Based on Chalcogenides and Organic TFTs
    Gnade, Bruce E. ; Quevedo-Lopez, Manuel ; et al.
    In: IEEE Electron Device Letters, Jg. 32 (2011-08-01), S. 1086-1088
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    A Simple Series Resistance Extraction Methodology for Advanced CMOS Devices
    Oates, A. S. ; Suehle, John S. ; et al.
    In: IEEE Electron Device Letters, Jg. 32 (2011-08-01), S. 1047-1049
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    Vertical Silicon Nanowire Gate-All-Around Field Effect Transistor Based Nanoscale CMOS
    Anand, Bulusu ; Maheshwaram, S. ; et al.
    In: IEEE Electron Device Letters, Jg. 32 (2011-08-01), S. 1011-1013
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    CMOS Process-Compatible High-Power Low-Leakage AlGaN/GaN MISHEMT on Silicon
    Kang, Xuanwu ; Boulay, S. ; et al.
    In: IEEE Electron Device Letters, Jg. 33 (2012-05-01), S. 667-669
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    A High-Density MTP Cell With Contact Coupling Gates by Pure CMOS Logic Process
    Chrong Jung Lin ; Chih, Yue-Der ; et al.
    In: IEEE Electron Device Letters, Jg. 32 (2011-10-01), S. 1352-1354
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    CMOS Inverter Based on Schottky Source–Drain MOS Technology With Low-Temperature Dopant Segregation
    Dubois, Emmanuel ; Larrieu, Guilhem ; et al.
    In: IEEE Electron Device Letters, Jg. 32 (2011-06-01), S. 728-730
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    Sub-30-nm FUSI CMOS Transistors Fabricated by Simple Method Without Additional CMP Process
    Ohta, H. ; Kawamura, K. ; et al.
    In: IEEE Electron Device Letters, Jg. 29 (2008-07-01), S. 765-767
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