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    3-D CMOS Chip Stacking for Security ICs Featuring Backside Buried Metal Power Delivery Networks With Distributed Capacitance
    Miura, Noriyuki ; Okidono, Takaaki ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 68 (2021-04-01), S. 2077-2082
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    Analysis of Charge Transfer Potential Barrier in Pinned Photodiode of CMOS Image Sensors
    Sarkar, Mukul ; Khan, Uzma
    In: IEEE Transactions on Electron Devices, Jg. 68 (2021-06-01), S. 2770-2777
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    Improved Air Spacer for Highly Scaled CMOS Technology
    Yamashita, Tenko ; Greene, Andrew M. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 67 (2020-12-01), S. 5355-5361
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    A Novel Empirical Model for CMOS Schottky Diodes up to 67 GHz
    Zhang, Wenyuan ; Wang, Yan ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 66 (2019-11-01), S. 4660-4665
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    Dynamic Capacitance Model of a Pinned Photodiode in CMOS Image Sensors
    Khan, Uzma ; Sarkar, Mukul
    In: IEEE Transactions on Electron Devices, Jg. 65 (2018-07-01), S. 2892-2898
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    An Over 120 dB Single Exposure Wide Dynamic Range CMOS Image Sensor With Two-Stage Lateral Overflow Integration Capacitor
    Kuroda, Rihito ; Fujihara, Yasuyuki ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 68 (2021), S. 152-157
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    A Potential-Based Characterization of the Transfer Gate in CMOS Image Sensors
    Theuwissen, Albert J. P. ; Xu, Yang ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 63 (2016), S. 42-48
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    Vertical Nanowire CMOS Parasitic Modeling and its Performance Analysis
    Kaushal, Gaurav ; Sanjeev Kumar Manhas ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 60 (2013-09-01), S. 2943-2950
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    A Unified Method for Calculating Capacitive and Resistive Coupling Exploiting Geometry Constraints on Lightly and Heavily Doped CMOS Processes
    Hatzopoulos, Alkis A. ; Bontzios, Yiorgos I.
    In: IEEE Transactions on Electron Devices, Jg. 57 (2010-08-01), S. 1751-1760
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    CMOS-Based Active Pixel for Low-Light-Level Detection: Analysis and Measurements
    Deen, M.J. ; Fang, Qiyin ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 54 (2007), S. 3229-3237
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    Temperature dependence and dynamic behaviour of full well capacity in pinned photodiode CMOS image sensors
    Paillet, Philippe ; Belloir, Jean-Marc ; et al.
    In: IEEE Transactions on Electron Devices, 2015-04-01
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    A Tunnel FET for $V_{DD}$ Scaling Below 0.6 V With a CMOS-Comparable Performance
    Rao, V.R. ; Murali, Kota V. R. M. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 58 (2011-07-01), S. 1855-1863
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    Effects of Parasitic Capacitance, External Resistance, and Local Stress on the RF Performance of the Transistors Fabricated by Standard 65-nm CMOS Technologies
    Jeong, Joo-Hyun ; Oh, Hansu ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 55 (2008-10-01), S. 2712-2717
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    Effect of Gate Overlap and Source/Drain Doping Gradient on 10-nm CMOS Performance
    Taur, Yuan ; Cai, Ming ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 53 (2006-12-01), S. 3146-3149
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    Gate capacitances behavior of nanometer FD SOI CMOS devices with HfO/sub 2/ high-k gate dielectric considering vertical and fringing displacement effects using 2-D Simulation
    Lin, Chia-Hong ; Lin, Yu-Sheng ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 53 (2006-06-01), S. 1373-1378
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    On the performance advantage of PD/SOI CMOS with floating bodies
    Pelella, M.M. ; Fossum, J.G.
    In: IEEE Transactions on Electron Devices, Jg. 49 (2002), S. 96-104
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    Three-dimensional CMOS SOI integrated circuit using high-temperature metal-induced lateral crystallization
    Chan, Mansun ; Chan, Victor ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 48 (2001-07-01), S. 1394-1399
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    Modeling of anomalous frequency and bias dependences of effective gate resistance in RF CMOS
    Niu, Guofu ; Cui, Yan ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 53 (2006-10-01), S. 2620-2626
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    Ultrathin-body SOI devices as a CMOS technology downscaling option: RF perspective
    Nuttinck, S.
    In: IEEE Transactions on Electron Devices, Jg. 53 (2006-05-01), S. 1193-1199
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    Extremely scaled double-gate CMOS performance projections, including GIDL-controlled off-state current
    Chong, Y. ; Kim, K. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 46 (1999), S. 2195-2200
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