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    Input Offset Estimation of CMOS Integrated Circuits in Weak Inversion
    Moradi, Farshad ; Hashemipour, Omid ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-09-01), S. 1812-1816
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    A 24- $\mu \text{W}$ 12-bit 1-MS/s SAR ADC With Two-Step Decision DAC Switching in 110-nm CMOS
    Yen, Chia-Wei ; Chung, Yung-Hui ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-11-01), S. 3334-3344
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    A Hybrid Miller-Cascode Compensation for Fast Settling in Two-Stage Operational Amplifiers
    Ju, Hyungyu ; Lee, Minjae
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 28 (2020-08-01), S. 1770-1781
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    Design of Approximate Booth Squarer for Error-Tolerant Computing
    Y B Nithin Kumar ; K. Manikantta Reddy ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 28 (2020-05-01), S. 1230-1241
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    GH CORDIC-Based Architecture for Computing $N$ th Root of Single-Precision Floating-Point Number
    Wang, Zhongfeng ; Wang, Yuxuan ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 28 (2020-04-01), S. 864-875
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    74-dBc SFDR 71-MHz Four-Stage Pipeline ROM-Less DDFS Using Factorized Second-Order Parabolic Equations
    Lou, Pang-Yen ; Wang, Chua-Chin ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019-10-01), S. 2464-2468
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    A Novel Quantum-Dot Cellular Automata <tex-math notation='LaTeX'>${X}$ </tex-math> -bit <tex-math notation='LaTeX'>$\times 32$ </tex-math> -bit SRAM
    Kianpour, Moein ; Sabbaghi-Nadooshan, Reza
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-03-01), S. 827-836
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    Two-Extra-Column Trellis Min–Max Decoder Architecture for Nonbinary LDPC Codes
    Huyen Pham Thi ; Lee, Hanho
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-05-01), S. 1787-1791
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    A Maximum-Eye-Tracking CDR With Biased Data-Level and Eye Slope Detector for Near-Optimal Timing Adaptation
    Joo, Hye-Yoon ; Jung Min Yoon ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 28 (2020-12-01), S. 2708-2720
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    Generalized Hyperbolic CORDIC and Its Logarithmic and Exponential Computation With Arbitrary Fixed Base
    Wang, Zhongfeng ; Chen, Siyuan ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019-09-01), S. 2156-2169
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    Accuracy-Enhanced Variance-Based Time-Skew Calibration Using SAR as Window Detector
    Seng-Pan, U ; Chan, Chi-Hang ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019-02-01), S. 481-485
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    A Scaling-Assisted Signed Integer Comparator for the Balanced Five-Moduli Set RNS $\{2^{n}-1, 2^{n}, 2^{n}+ 1, 2^{n+1}- 1, 2^{n-1}- 1\}$
    Kumar, Sachin ; Chang, Chip-Hong
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-12-01), S. 3521-3533
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    Reduced-Complexity Nonbinary LDPC Decoder for High-Order Galois Fields Based on Trellis Min–Max Algorithm
    Maria Jose Canet ; Jesus Omar Lacruz ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-08-01), S. 2643-2653
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    A New Fast and Area-Efficient Adder-Based Sign Detector for RNS { <tex-math notation='LaTeX'>$2^{n}-1, 2^{n}, 2^{n}+1$ </tex-math> }
    Chang, Chip-Hong ; Kumar, Sachin
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-07-01), S. 2608-2612
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    A Reference Voltage Interpolation-Based Calibration Method for Flash ADCs
    Chang, Hsuan-Yu ; Yang, Ching-Yuan
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-05-01), S. 1728-1738
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    3-D IC Interconnect Capacitance Extraction Using Dual Discrete Geometric Methods With Prism Elements
    Qu, Hui ; Ren, Dan ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-04-01), S. 1524-1534
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    Hardware and Energy-Efficient Stochastic LU Decomposition Scheme for MIMO Receivers
    Hu, Jianhao ; Zhou, Jiangyun ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-04-01), S. 1391-1401
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    High-Speed, Low-Power, and Highly Reliable Frequency Multiplier for DLL-Based Clock Generator
    Jung, Seong-Ook ; Jung, Dong-Hoon ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-04-01), S. 1484-1492
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    GenFin: Genetic Algorithm-Based Multiobjective Statistical Logic Circuit Optimization Using Incremental Statistical Analysis
    Jha, Niraj K. ; Tang, Aoxiang
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-03-01), S. 1126-1139
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    On the Design of RNS Reverse Converters for the Four-Moduli Set ${\bf\{2^{\mmb n}+1, 2^{\mmb n}-1, 2^{\mmb n}, 2^{{\mmb n}+1}+1\}}$
    Antao, Samuel ; Sousa, Leonel ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 21 (2013-10-01), S. 1945-1949
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