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    Horizontal Current Bipolar Transistor With a Single Polysilicon Region for Improved High-Frequency Performance of BiCMOS ICs.
    Suligoj, Tomislav ; Koric̆ic, Marko ; et al.
    In: IEEE Electron Device Letters, Jg. 31 (2010-06-01), Heft 6, S. 534-536
    Online academicJournal
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    Stacked 3-D Fin-CMOS Technology.
    Wu, Xusheng ; Chan, Philip C. H. ; et al.
    In: IEEE Electron Device Letters, Jg. 26 (2005-06-01), Heft 6, S. 416-418
    Online academicJournal
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    A CMOS-Compatible DNA Microarray Using Optical Detection Together With a Highly Sensitive Nanometallic Particle Protocol.
    Xu, Chen ; Li, Jiong ; et al.
    In: IEEE Electron Device Letters, Jg. 26 (2005-04-01), Heft 4, S. 240-242
    Online academicJournal
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    Nanoscale FD/SOI CMOS: Thick or Thin BOX?
    Trivedi, V. P.
    In: IEEE Electron Device Letters, Jg. 26 (2005), Heft 1, S. 26-28
    Online academicJournal
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    Complimentary Single-Electron/Hole Action of Nanoscale SOI CMOS Transistors.
    Zhang, Yaohui ; Baron, Filipp A. ; et al.
    In: IEEE Electron Device Letters, Jg. 25 (2004-07-01), Heft 7, S. 492-494
    Online academicJournal
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    A 0.8-dB Insertion-Loss, 17.4-dBm Power-Handling, 5-GHz Transmit/Receive Switch With DETs in a 0.18-μm CMOS Process.
    Ohnakado, Takahiro ; Yamakawa, Satoshi ; et al.
    In: IEEE Electron Device Letters, Jg. 24 (2003-03-01), Heft 3, S. 192-194
    Online academicJournal
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    Novel Readout Circuit Architecture for CMOS Image Sensors Minimizing RTS Noise.
    Martin-Gonthier, Philippe ; Magnan, Pierre
    In: IEEE Electron Device Letters, Jg. 32 (2011-06-01), Heft 6, S. 26-1- (3S.)
    Online academicJournal
    Zugriff:
    Volltext
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    Comparison of MOCVD- and ALD-Deposited HfZrO4 Gate Dielectrics for 32-nm High-Performance Logic SOI CMOS Technologies.
    Kelwing, Torben ; Naumann, Andreas ; et al.
    In: IEEE Electron Device Letters, Jg. 31 (2010-10-01), Heft 10, S. 1149-1151
    Online academicJournal
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    High-κ/Metal-Gate Fully Depleted SOI CMOS With Single-Silicide Schottky Source/Drain With Sub-30-nm Gate Length.
    Khater, Marwan H. ; Zhang, Zhen ; et al.
    In: IEEE Electron Device Letters, Jg. 31 (2010-04-01), Heft 4, S. 275-277
    Online academicJournal
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    SOI MESFETs Fabricated Using Fully Depleted CMOS Technologies.
    Lepkowski, William ; Ervin, Joseph ; et al.
    In: IEEE Electron Device Letters, Jg. 30 (2009-06-01), Heft 6, S. 678-680
    Online academicJournal
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  11. Detailansicht für Treffer 11 öffnen
    Manufacturable Parasitic-Aware Circuit-Level FETs in 65-nm SOI CMOS Technology.
    Kim, Daeik ; Kim, Jonghae ; et al.
    In: IEEE Electron Device Letters, Jg. 28 (2007-06-01), Heft 6, S. 520-522
    Online academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    Influence of Uniaxial Tensile Strain on the Performance of Partially Depleted SOI CMOS Ring Oscillators.
    Zhao, Wei ; Seabaugh, Alan ; et al.
    In: IEEE Electron Device Letters, Jg. 27 (2006), Heft 1, S. 52-54
    Online academicJournal
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    A Stacked CMOS Technology on SOI Substrate.
    Zhang, Shengdong ; Han, Ruqi ; et al.
    In: IEEE Electron Device Letters, Jg. 25 (2004-09-01), Heft 9, S. 661-663
    Online academicJournal
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    Optimizing Schottky S/D Offset for 25-nm: Dual-Gate CMOS Performance.
    Connelly, Daniel ; Faulkner, Carl ; et al.
    In: IEEE Electron Device Letters, Jg. 24 (2003-06-01), Heft 6, S. 411-413
    Online academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    Record Q Symmetrical Inductors for 10-GHz LC-VCOs in 0.18-μm Gate-Length CMOS.
    Tiemeijer, L. F. ; Havens, R. J. ; et al.
    In: IEEE Electron Device Letters, Jg. 23 (2002-12-01), Heft 12, S. 713-715
    Online academicJournal
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  16. Detailansicht für Treffer 16 öffnen
    The spacer/replacer concept: a viable route for sub-100 nm ultrathin-film fully-depleted SOI CMOS.
    van Meer, Hans ; De Meyer, Kristin
    In: IEEE Electron Device Letters, Jg. 23 (2002), Heft 1, S. 46-48
    Online academicJournal
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  17. Detailansicht für Treffer 17 öffnen
    Nanoscale CMOS spacer FinFET for the terabit era.
    Choi, Yang-Kyu ; King, Tsu-Jae ; et al.
    In: IEEE Electron Device Letters, Jg. 23 (2002), Heft 1, S. 25-27
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  18. Detailansicht für Treffer 18 öffnen
    Effective Crosstalk Isolation With Post-CMOS Selectively Grown Porous Silicon Technique for Radio Frequency System-on-Chip (SOC) Applications.
    Li, Chen ; Liao, Huailin ; et al.
    In: IEEE Electron Device Letters, Jg. 29 (2008-09-01), Heft 9, S. 994-997
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    Compact Layout of DT-MOS Transistor With Source-Follower Subcircuit in 90-nm CMOS Technology.
    Hsu, Heng-Ming ; Lee, Tai-Hsing
    In: IEEE Electron Device Letters, Jg. 29 (2008-04-01), Heft 4, S. 392-395
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    High-Q Integrated Inductor Using Post-CMOS Selectively Grown Porous Silicon (SGPS) Technique for RFIC Applications.
    Li, Chen ; Liao, Huailin ; et al.
    In: IEEE Electron Device Letters, Jg. 28 (2007-08-01), Heft 8, S. 763-766
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