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    A 112-Gb/s PAM-4 Voltage-Mode Transmitter With Four-Tap Two-Step FFE and Automatic Phase Alignment Techniques in 40-nm CMOS
    Peng, P. ; Chen, Y. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 56 (2021-07-01), Heft 7, S. 2123-2131
    Online academicJournal
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    A Terahertz Molecular Clock on CMOS Using High-Harmonic-Order Interrogation of Rotational Transition for Medium-/Long-Term Stability Enhancement
    Wang, C. ; Yi, X. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 56 (2021-02-01), Heft 2, S. 566-580
    Online academicJournal
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    Steamroller Module and Adaptive Clocking System in 28 nm CMOS
    Wilcox, K. ; Cole, R. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 50 (2015), Heft 1, S. 24-34
    Online academicJournal
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    Volltext
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    An 800-MHz 1-/spl mu/m CMOS pipelined 8-b adder using true single-phase clocked logic-flip-flops
    Rogenmoser, R. ; Huang, Qiuting
    In: IEEE Journal of Solid-State Circuits, Jg. 31 (1996-03-01), Heft 3, S. 401-409
    Online academicJournal
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    A 320 MFLOPS CMOS floating-point processing unit for superscalar processors
    Ide, N. ; Fukuhisa, H. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 28 (1993-03-01), Heft 3, S. 352-361
    Online academicJournal
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    A 640-ps, 0.25-/spl mu/m CMOS, 16/spl times/64-b three-port register file
    Franch, R.L. ; Ji, J. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 32 (1997-08-01), Heft 8, S. 1288-1292
    Online academicJournal
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    A 500 MHz, 32 bit, 0.4 /spl mu/m CMOS RISC processor
    Suzuki, K. ; Yamashina, M. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 29 (1994-12-01), Heft 12, S. 1464-1473
    Online academicJournal
    Zugriff:
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    A 480-MHz RISC microprocessor in a 0.12-/spl mu/m L/sub eff/ CMOS technology with copper interconnects
    Akrout, C. ; Bialas, J. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 33 (1998-11-01), Heft 11, S. 1609-1616
    Online academicJournal
    Zugriff:
    Volltext
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    A 64-b quad-issue CMOS RISC microprocessor
    Gaddis, N. ; Lotz, J.
    In: IEEE Journal of Solid-State Circuits, Jg. 31 (1996-11-01), Heft 11, S. 1697-1702
    Online academicJournal
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    A 160-MHz, 32-b, 0.5-W CMOS RISC microprocessor
    Montanaro, J. ; Witek, R.T. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 31 (1996-11-01), Heft 11, S. 1703-1714
    Online academicJournal
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    A 320 MHz, 1.5 mW@1.35 V CMOS PLL for microprocessor clock generation
    von Kaenel, V. ; Aebischer, D. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 31 (1996-11-01), Heft 11, S. 1715-1722
    Online academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    A 300-MHz 64-b quad-issue CMOS RISC microprocessor
    Benschneider, B.J. ; Black, A.J. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 30 (1995-11-01), Heft 11, S. 1203-1214
    Online academicJournal
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    A 2.6-ns wave-pipelined CMOS SRAM with dual-sensing-latch circuits
    Tachibana, S. ; Higuchi, H. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 30 (1995-04-01), Heft 4, S. 487-490
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    A 200-MHz 64-b dual-issue CMOS microprocessor
    Dobberpuhl, D.W. ; Witek, R.T. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 27 (1992-11-01), Heft 11, S. 1555-1567
    Online academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    A 1.71-million transistor CMOS CPU chip with a testable cache architecture
    Saito, Y. ; Shimazu, Y. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 28 (1993-11-01), Heft 11, S. 1071-1077
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  16. Detailansicht für Treffer 16 öffnen
    A 10 ns 54*54 b parallel structured full array multiplier with 0.5 mu m CMOS technology
    Mori, J. ; Nagamatsu, M. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 26 (1991-04-01), Heft 4, S. 600-606
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  17. Detailansicht für Treffer 17 öffnen
    A Scalable 5–15 Gbps, 14–75 mW Low-Power I/O Transceiver in 65 nm CMOS
    Balamurugan, G. ; Kennedy, J. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 43 (2008-04-01), Heft 4, S. 1010-1019
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    A low-jitter 1.9-V CMOS PLL for UltraSPARC microprocessor applications
    Ahn, Hee-Tae ; Allstot, D.J.
    In: IEEE Journal of Solid-State Circuits, Jg. 35 (2000-03-01), Heft 3, S. 450-454
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    FFT scaling in Domino CMOS gates
    Shoji, M.
    In: IEEE Journal of Solid-State Circuits, Jg. 20 (1985-10-01), Heft 5, S. 1067-1071
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  20. Detailansicht für Treffer 20 öffnen
    A high-speed ultra-low power 64K CMOS EPROM with on-chip test functions
    Knecht, M.W. ; Manley, M.H. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 18 (1983-10-01), Heft 5, S. 554-561
    Online academicJournal
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