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    A compact charge-based propagation delay model for submicronic CMOS buffers
    ROSSELLO, José Luis ; SEGURA, Jaume
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 219-228
    Konferenz
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    A Novel Modeling and Evaluating for RTS Noise on CMOS Image Sensor in Motion Picture
    ZHANG, Deng ; RYU, Jegoon ; et al.
    In: IEICE transactions on information and systems, Jg. 93 (2010), Heft 2, S. 350-358
    academicJournal
    Wie komme ich dran?
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    Overview of Beyond-CMOS Devices and a Uniform Methodology for Their Benchmarking
    NIKONOV, Dmitri E ; YOUNG, Ian A
    In: Proceedings of the IEEE, Jg. 101 (2013), Heft 12, S. 2498-2533
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  4. Detailansicht für Treffer 4 öffnen
    Efficient and fast current curve estimation of CMOS digital circuits at the logic level
    RUIZ-DE-CLAVIJO, Paulino ; JUAN, Jorge ; et al.
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 400-408
    Konferenz
    Wie komme ich dran?
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    A micro-sequenced CMOS model for cell signalling pathway using G-protein and phosphorylation cascade
    REZAUL HASAN, S. M
    In: MECHATRONICS AND MACHINE VISION IN PRACTICE, Jg. 39 (2010), Heft 1-3, S. 40-45
    academicJournal
    Wie komme ich dran?
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    Realization of the Conscience Mechanism in CMOS Implementation of Winner-Takes-All Self-Organizing Neural Networks
    DLUGOSZ, Rafał ; TALASKA, Tomasz ; et al.
    In: IEEE transactions on neural networks, Jg. 21 (2010), Heft 6, S. 961-971
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    Digital Circuit Design Challenges and Opportunities in the Era of Nanoscale CMOS : Small transistors necessitate big changes, in the way digital circuits are modeled and optimized for manufacturability, and new strategies for logic, memory, clocking and power distribution
    CALHOUN, Benton H ; YU, CAO ; et al.
    In: A Future of Integrated Electronics: Moving Off the Roadmap, Jg. 96 (2008), Heft 2, S. 343-365
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    BER for CMOS analog decoder with different working points
    RUTTIK, Kalle
    In: Telecommunications and networking (Fortaleza, 1-6 August 2004), 2004, S. 885-890
    Konferenz
    Wie komme ich dran?
  9. Detailansicht für Treffer 9 öffnen
    A scalar quantization method for noisy CMOS imager data
    MCCLEARY, Brent
    In: Mathematics of data/image coding, compression, and encryption VI, with applications (San Diego CA, 5 & 7 August 2003), 2004, S. 153-164
    Konferenz
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    DPA leakage models for CMOS logic circuits
    SUZUKI, Daisuke ; SAEKI, Minoru ; et al.
    In: Cryptographic hardware and embedded systems - CHES 2005 (Edinburgh, 29 August - 1 September 2005), 2005, S. 366-382
    Konferenz
    Wie komme ich dran?
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    Internal power dissipation modeling and minimization for submicronic CMOS design
    MAURINE, P ; REZZOUG, M ; et al.
    In: Integrated circuit design : power and timing modeling, optimization and simulation (Göttingen, 13-15 September 2000), 2000, S. 129-138
    Konferenz
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  12. Detailansicht für Treffer 12 öffnen
    Computational Delay models to estimate the Delay of floating cubes in CMOS circuits
    GUERRERO, D ; WILKE, G ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2003, S. 501-510
    Konferenz
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  13. Detailansicht für Treffer 13 öffnen
    CMOS gate sizing under delay constraint
    VERLE, A ; MICHEL, X ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2003, S. 61-69
    Konferenz
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  14. Detailansicht für Treffer 14 öffnen
    A compact charge-based crosstalk induced delay model for submicronic CMOS gates
    ROSSELLO, José Luis ; SEGURA, Jaume
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2003, S. 51-59
    Konferenz
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    Structure independent representation of output transition time for CMOS library
    MAURINE, P ; AZEMARD, N ; et al.
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 247-257
    Konferenz
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  16. Detailansicht für Treffer 16 öffnen
    Second generation delay model for submicron CMOS process
    REZZOUG, M ; MAURINE, P ; et al.
    In: Integrated circuit design : power and timing modeling, optimization and simulation (Göttingen, 13-15 September 2000), 2000, S. 159-167
    Konferenz
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  17. Detailansicht für Treffer 17 öffnen
    Degradation Delay Model extension to CMOS gates
    JUAN-CHICO, Jorge ; BELLIDO, Manuel J ; et al.
    In: Integrated circuit design : power and timing modeling, optimization and simulation (Göttingen, 13-15 September 2000), 2000, S. 149-158
    Konferenz
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  18. Detailansicht für Treffer 18 öffnen
    The challenge of signal integrity in deep-submicrometer CMOS technology
    CAIGNET, Fabrice ; DELMAS-BENDHIA, Sonia ; et al.
    In: Interconnections-Addressing the Next Challenge of IC Technology. Part I: Integration and Packaging Trends, Jg. 89 (2001), Heft 4, S. 556-573
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  19. Detailansicht für Treffer 19 öffnen
    Analysis of gate oxide shorts in CMOS circuits
    HONG, HAO ; MCCLUSKEY, E. J
    In: IEEE transactions on computers, Jg. 42 (1993), Heft 12, S. 1510-1516
    Online academicJournal
    Zugriff:
    Volltext
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  20. Detailansicht für Treffer 20 öffnen
    An artificial intelligence approach to multi-level mixed-mode qualitative simulation of CMOS ICs
    KAUL, N ; BISWAS, G ; et al.
    In: Computers & electrical engineering, Jg. 20 (1994), Heft 5, S. 369-382
    academicJournal
    Wie komme ich dran?
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