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    Design and modelling of a multi-standard fractional PLL in CMOS/SOI technology
    JACQUEMOD, Gilles ; GEYNET, Lionel ; et al.
    In: Microelectronics journal, Jg. 39 (2008), Heft 9, S. 1130-1139
    academicJournal
    Wie komme ich dran?
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    An automatic parameter extraction technique for advanced CMOS device modeling using genetic algorithm : On VLSI design and test
    YIMING, LI
    In: Microelectronic engineering, Jg. 84 (2007), Heft 2, S. 260-272
    academicJournal
    Wie komme ich dran?
  3. Detailansicht für Treffer 3 öffnen
    Analytical modeling of CMOS circuit delay distribution due to concurrent variations in multiple processes
    HARISH, B. P ; BHAT, Navakanta ; et al.
    In: Solid-state electronics, Jg. 50 (2006), Heft 7-8, S. 1252-1260
    academicJournal
    Wie komme ich dran?
  4. Detailansicht für Treffer 4 öffnen
    Waveform analysis and delay prediction for a CMOS gate driving RLC interconnect load
    BRAJESH KUMAR, KAUSHIK ; SARKAR, Sankar ; et al.
    In: Integration (Amsterdam), Jg. 40 (2007), Heft 4, S. 394-405
    Konferenz
    Wie komme ich dran?
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    Effects of hot-carrier degradation in analog CMOS circuits
    THEWES, R ; WEBER, W
    In: Microelectronic engineering, Jg. 36 (1997), Heft 1-4, S. 285-292
    academicJournal
    Wie komme ich dran?
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    Power and delay macro-modeling for submicronic CMOS process: application to low power design
    AUVERGNE, D ; DAGA, J. M ; et al.
    In: Microelectronic engineering, Jg. 39 (1997), Heft 1-4, S. 209-223
    academicJournal
    Wie komme ich dran?
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    A new modeling technique for mixed-mode simulation of CMOS circuits
    SAMUDRA, G ; LEE, T. K
    In: Integration (Amsterdam), Jg. 22 (1997), Heft 1-2, S. 87-99
    academicJournal
    Wie komme ich dran?
  8. Detailansicht für Treffer 8 öffnen
    Delay and current estimation in CMOS gates using collapsing
    NABAVI-LISHI, A ; RUMIN, N. C
    In: Canadian microelectronics, Jg. 24 (1993), Heft 5, S. 485-495
    academicJournal
    Wie komme ich dran?
  9. Detailansicht für Treffer 9 öffnen
    An empirical timing characterization method and its application to CMOS logic circuits
    SHUM, R. S ; LEFEBVRE, M. C
    In: Canadian microelectronics, Jg. 24 (1993), Heft 5, S. 477-484
    academicJournal
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    Analogue design issues for low-power SOI CMOS
    REDMAN WHITE, W ; TENBROEK, B. M ; et al.
    In: Microelectronic engineering, Jg. 39 (1997), Heft 1-4, S. 167-177
    academicJournal
    Wie komme ich dran?
  11. Detailansicht für Treffer 11 öffnen
    Transistor sizing for large combinational digital CMOS circuits
    HEUSLER, L. S ; FICHTNER, W
    In: Integration (Amsterdam), Jg. 10 (1991), Heft 2, S. 155-168
    academicJournal
    Wie komme ich dran?
  12. Detailansicht für Treffer 12 öffnen
    Transient analysis of submicron CMOS latchup with a physical criterion
    MING-DOU, KER ; CHUNG-YU, WU
    In: Solid-state electronics, Jg. 37 (1994), Heft 2, S. 255-273
    academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    An analytical two-dimensional model for CMOS devices at room and cryogenic temperatures
    KALONIA, K. S ; JAIN, F. C
    In: Solid-state electronics, Jg. 33 (1990), Heft 7, S. 947-951
    academicJournal
    Wie komme ich dran?
  14. Detailansicht für Treffer 14 öffnen
    Physical macromodelling of the dynamic behaviour of CMOS VLSI circuits. II
    TEIXEIRA, J. P ; TEIXEIRA, I. C ; et al.
    In: Microelectronics journal, Jg. 23 (1992), Heft 8, S. 613-623
    academicJournal
    Wie komme ich dran?
  15. Detailansicht für Treffer 15 öffnen
    A circuit-compatible analytical device model for ballistic nanowire transistors
    JINGHONG, CHEN
    In: Microelectronics journal, Jg. 39 (2008), Heft 5, S. 750-755
    academicJournal
    Wie komme ich dran?
  16. Detailansicht für Treffer 16 öffnen
    Modelling of the 1T-Bulk capacitor-less DRAM cell with improved performances : The way to scaling
    RANICA, R ; VILLARET, A ; et al.
    In: 1st International Conference on Memory Technology and Design - ICMTD'05, Giens, May 21-24, 2005, Jg. 49 (2005), Heft 11, S. 1759-1766
    Konferenz
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  17. Detailansicht für Treffer 17 öffnen
    Large-signal modeling of SOI MESFETs
    BALIJEPALLI, A ; VIJAYARAGHAVAN, R ; et al.
    In: ISDRS 2005, Jg. 50 (2006), Heft 6, S. 943-950
    Konferenz
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  18. Detailansicht für Treffer 18 öffnen
    Perspectives and challenges in nanoscale device modeling
    IANNACCONE, Giuseppe
    In: European Micro and Nano Systems, Jg. 36 (2005), Heft 7, S. 614-618
    Konferenz
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  19. Detailansicht für Treffer 19 öffnen
    A MEMS Brownian ratchet
    ALLISON, Andrew ; ABBOTT, Derek
    In: Microelectronics journal, Jg. 33 (2002), Heft 3, S. 235-243
    academicJournal
    Wie komme ich dran?
  20. Detailansicht für Treffer 20 öffnen
    MOS transistor modeling for low-voltage and low-power analog IC design
    ENZ, C. C ; VITTOZ, E. A
    In: Microelectronic engineering, Jg. 39 (1997), Heft 1-4, S. 59-76
    academicJournal
    Wie komme ich dran?
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