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    A state assignment approach to asynchronous CMOS circuit design
    Kantabutra, Vitit ; Andreou, Andreas G.
    In: IEEE Transactions on Computers, Jg. v43 (1994-04-01), Heft n4, S. 460-469
    Online academicJournal
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    Volltext
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    Innovative structures for CMOS combinational gates synthesis
    Buonanno, Giacomo ; Sciuto, Donatella ; et al.
    In: IEEE Transactions on Computers, Jg. v43 (1994-04-01), Heft n4, S. 385-399
    Online academicJournal
    Zugriff:
    Volltext
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    Cellular automata as a BIST structure for testing CMOS circuits
    Nandi, S. ; Vamsi, B. ; et al.
    In: IEE Proceedings Part E Computers and Digital Techniques, Jg. v141 (1994), Heft n1, S. 41-47
    academicJournal
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    Analysis of gate oxide shorts in CMOS circuits
    Hao, Hong ; McCluskey, Edward J.
    In: IEEE Transactions on Computers, Jg. v42 (1993-12-01), Heft n12, S. 1510-1516
    Online academicJournal
    Zugriff:
    Volltext
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    Possibilities of deep-submicrometer CMOS for very-high-speed computer logic
    Masaki, Akira
    In: Proceedings of the IEEE, Jg. v81 (1993-09-01), Heft n9, S. 1311-1324
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  6. Detailansicht für Treffer 6 öffnen
    Failure analysis of high-density CMOS SRAMs; using realistic defect modeling and IDDQ testing
    Naik, Samir ; Agricola, Frank ; et al.
    In: IEEE Design & Test of Computers, Jg. v10 (1993-06-01), Heft n2, S. 13-23
    Online academicJournal
    Zugriff:
    Volltext
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    High-Speed Addition in CMOS
    Quach, Nhon T. ; Flynn, Michael J.
    In: IEEE Transactions on Computers, Jg. v41 (1992-12-01), Heft n12, S. 1612-1615
    Online academicJournal
    Zugriff:
    Volltext
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  8. Detailansicht für Treffer 8 öffnen
    Empirical failure analysis and validation of fault models in CMOS VLSI circuits
    Pancholy, Ashish ; Rajski, Janusz ; et al.
    In: IEEE Design & Test of Computers, Jg. v9 (1992-03-01), Heft n1, S. 72-83
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  9. Detailansicht für Treffer 9 öffnen
    Delay-time modelling and critical-path verification for CMOS digital designs
    Kim, K.H. ; Park, S.B.
    In: Computer-Aided Design, Jg. v23 (1991-11-01), Heft n9, S. 604-614
    academicJournal
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    Fault simulation in CMOS VLSI circuits
    Zaghloul, M.E. ; Gobovic, D.
    In: IEE Proceedings Part E Computers and Digital Techniques, Jg. v138 (1991-07-01), Heft n4, S. 203-212
    academicJournal
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  11. Detailansicht für Treffer 11 öffnen
    Efficient techniques in the sizing and constrained optimisation of CMOS combinational logic circuits
    Hwang, J. S. ; Wu, C. Y.
    In: IEE Proceedings Part E Computers and Digital Techniques, Jg. v138 (1991-05-01), Heft n3, S. 154-164
    academicJournal
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    A general-purpose CMOS associative processor IC and system
    Stormon, Charles D. ; Troullinos, Nikos B. ; et al.
    In: IEEE Micro, Jg. v12 (1992-12-01), Heft n6, S. 68-78
    Online academicJournal
    Zugriff:
    Volltext
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  13. Detailansicht für Treffer 13 öffnen
    Macromodeling CMOS circuits for timing simulation
    Brocco, Lynne M. ; McCormick, Steven P. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. v7 (1988-12-01), Heft n12, S. 1237-1249
    Online academicJournal
    Zugriff:
    Volltext
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  14. Detailansicht für Treffer 14 öffnen
    A physical parametric transistor model for CMOS circuit simulation
    Yu, Sepuan ; Franz, Andrea F. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. v7 (1988-10-01), Heft n10, S. 1038-1052
    Online academicJournal
    Zugriff:
    Volltext
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  15. Detailansicht für Treffer 15 öffnen
    Design, selection and implementation of content-addressable memory for a VLSI CMOS chip architecture
    Jones, S.
    In: IEE Proceedings Part E Computers and Digital Techniques, Jg. v135 (1988-05-01), Heft n3, S. 165-172
    academicJournal
    Wie komme ich dran?
  16. Detailansicht für Treffer 16 öffnen
    Timing macromodels for CMOS static set-reset latches and their applications
    Wu, C. Y. ; Li, C. ; et al.
    In: IEE Proceedings Part E Computers and Digital Techniques, Jg. v135 (1988-05-01), Heft n3, S. 151-160
    academicJournal
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  17. Detailansicht für Treffer 17 öffnen
    Partitioning and placement technique for CMOS gate arrays
    Odawara, Gotaro ; Hiraide, Takahisa ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. v6 (1987-05-01), Heft n3, S. 355-363
    Online academicJournal
    Zugriff:
    Volltext
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  18. Detailansicht für Treffer 18 öffnen
    Study of contact and shallow junction characteristics in submicron CMOS with self-aligned titanium silicide
    Taur, Yuan ; Davari, Bijan ; et al.
    In: IBM Journal of Research and Development, Jg. v31 (1987-11-01), Heft n6, S. 627-633
    Online serialPeriodical
    Zugriff:
    Volltext
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  19. Detailansicht für Treffer 19 öffnen
    Digital 1.2-(micron) process yields CMOS op amp with gain bandwidth of 800 MHz
    Goodenough, Frank
    In: Electronic Design, Jg. v39 (1991-06-13), Heft n11, S. 34-35
    serialPeriodical
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  20. Detailansicht für Treffer 20 öffnen
    CMOS RAM brings industrial-strength data storage
    McLintock, Gavin
    In: Computer Design, Jg. v27 (1988-11-01), Heft n20, S. 73-75
    academicJournal
    Wie komme ich dran?
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