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    Effects of Bias and Temperature on the Dose-Rate Sensitivity of 65-nm CMOS Transistors
    Michelis, Stefano ; Costanzo, Sebastiano ; et al.
    In: IEEE Transactions on Nuclear Science, Jg. 68 (2021-05-01), S. 573-580
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    Optimization Design on Active Guard Ring to Improve Latch-Up Immunity of CMOS Integrated Circuits
    Ker, Ming-Dou ; Chen, Chun-Cheng
    In: IEEE Transactions on Electron Devices, Jg. 66 (2019-04-01), S. 1648-1655
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    Modeling of High Total Ionizing Dose (TID) Effects for Enclosed Layout Transistors in 65 nm Bulk CMOS
    Aristeidis, Nikolaou ; Matthias, Bucher ; et al.
    In: 2018 International Semiconductor Conference (CAS), 2018-10-01
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    Temperature-Driven Gate Geometry Effects in Nanoscale Cryogenic MOSFETs
    Cao, Yongfeng ; Zhang, Xiuhao ; et al.
    In: IEEE Electron Device Letters, Jg. 41 (2020-05-01), S. 661-664
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    Effect of Device Dimensions, Layout and Pre-Gate Carbon Implant on Hot Carrier Induced Degradation in HKMG nMOS Transistors
    V. Ramgopal Rao ; Duhan, Pardeep ; et al.
    In: IEEE Transactions on Device and Materials Reliability, Jg. 20 (2020-09-01), S. 555-561
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    Application of a Quantum-Well Silicon NMOS Transistor as a Folding Amplifier Frequency Multiplier
    Lee, Mark ; Cai, Yongda ; et al.
    In: IEEE Journal of the Electron Devices Society, Jg. 5 (2017), Heft 3, S. 224-231
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    Design of ternary logic inverter using quantum dot gate nonvolatile memory (QDNVM)
    Karmakar, Supriya
    In: 2020 IEEE 63rd International Midwest Symposium on Circuits and Systems (MWSCAS), 2020-08-01
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    Logic-in-Memory With a Nonvolatile Programmable Metallization Cell
    Junsangsri, Pilin ; Lombardi, Fabrizio ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-02-01), S. 521-529
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    A Novel Cascade-Free 5-V ESD Clamp Using I-MOS: Proposal and Analysis
    M. Jagadesh Kumar ; Sithanandam, Radhakrishnan
    In: IEEE Transactions on Device and Materials Reliability, Jg. 16 (2016-06-01), S. 200-207
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    Co-mitigating circuit PBTI and HCI aging considering NMOS transistor stacking effect
    Yi, Maoxiang ; Huang, Zhengfeng ; et al.
    In: 2016 International Symposium on Integrated Circuits (ISIC), 2016-12-01
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    Temperature Independent Subthreshold Circuits Design
    Shams, Maitham ; Sawan, M. ; et al.
    In: 2018 International SoC Design Conference (ISOCC), 2018-11-01
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    Low TID Effects on MOS Transistors
    Bezhenova, Varvara ; Pflanzl, Walter ; et al.
    In: 2018 18th European Conference on Radiation and Its Effects on Components and Systems (RADECS), 2018-09-01
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    PBTI in HKMG nMOS Transistors-Effect of Width, Layout, and Other Technological Parameters
    V. Ramgopal Rao ; Duhan, Pardeep ; et al.
    In: IndraStra Global, 2017
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    Effect of pregate carbon implant on narrow Width behavior and performance of high-k metal-gate nMOS transistors
    M Satya Sivanaresh ; Mohapatra, Nihar R. ; et al.
    In: IndraStra Global, 2016-06-20
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    Width and layout dependence of HC and PBTI induced degradation in HKMG nMOS transistors
    Mohapatra, Nihar R. ; Duhan, Pardeep ; et al.
    In: 2016 IEEE International Reliability Physics Symposium (IRPS), 2016-04-01
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    An Analytical Model of Single-Event Transients in Double-Gate MOSFET for Circuit Simulation
    Pasupathy, K. R. ; Bindu, B. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 66 (2019-09-01), S. 3710-3717
    Online unknown
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