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    A 43.6-dB SNDR 1-GS/s 3.2-mW SAR ADC With Background-Calibrated Fine and Coarse Comparators in 28-nm CMOS
    Gui, Ping ; Sun, Kexu ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019-09-01), S. 1998-2007
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    A 7.1-mW $K/K_{a}$ -Band Mixer With Configurable Bondwire Resonators in 65-nm CMOS
    Kuo, Ming-Ching ; Ko, Chun-Lin ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-09-01), S. 2635-2648
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    A 215-F² Bistable Physically Unclonable Function With an ACF of <0.005 and a Native Bit Instability of 2.05% in 65-nm CMOS Process
    Lian, Jiana ; Li, Gang ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 28 (2020-11-01), S. 2290-2299
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    Back to the Future: Current-Mode Processor in the Era of Deeply Scaled CMOS
    Song, Yanwei ; Friedman, Eby G. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-04-01), S. 1266-1279
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    A 12-bit 3.4 MS/s Two-Step Cyclic Time-Domain ADC in 0.18- CMOS
    Chen, Liang-Jen ; Liu, Shen-Iuan
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-04-01), S. 1470-1483
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    A 4 x 10-Gb/s Referenceless-and-Masterless Phase Rotator-Based Parallel Transceiver in 90-nm CMOS
    Won, Hyosup ; Lee, Joon-Yeong ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2015, S. 1-11
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    Static Power Side-Channel Analysis—An Investigation of Measurement Factors
    Moos, Thorben ; Moradi, Amir ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 28 (2020-02-01), S. 376-389
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    Digital Amplifier: A Power-Efficient and Process-Scaling Amplifier for Switched Capacitor Circuits
    Yoshioka, Kentaro ; Waki, Naoya ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019-11-01), S. 2575-2586
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    432 nW per Channel 130 nV/rtHz ECG Acquisition Front End With Multifrequency Chopping
    Khatavkar, Prathamesh ; Aniruddhan, Sankaran
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019-09-01), S. 2021-2032
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    Supply-Insensitive Digitally Controlled Delay Lines for 3-D IC Clock Synchronization Architectures
    Tejinder Singh Sandhu ; El-Sankary, Kamal
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019-06-01), S. 1480-1484
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    Low-Power and Fast Full Adder by Exploring New XOR and XNOR Gates
    Naseri, Hamed ; Timarchi, Somayeh
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-08-01), S. 1481-1493
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    Variation Resilient Power Sensor With an 80-ns Response Time for Fine-Grained Power Management
    Bhagavatula, Srikar ; Jung, Byunghoo
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-02-01), S. 416-426
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    A <tex-math notation='LaTeX'>$4\times 5$ </tex-math> -Gb/s 1.12- <tex-math notation='LaTeX'>$\mu \text{s}$ </tex-math> Locking Time Reference-Less Receiver With Asynchronous Sampling-Based Frequency Acquisition and Clock Shared Subchannels
    Kim, Chulwoo ; Song, Junyoung ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-08-01), S. 2768-2777
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    A Second-Order Noise-Shaping SAR ADC Using Two Passive Integrators Separated by the Comparator
    Li, Jing ; Zhong, Zhang ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 29 (2021), S. 227-231
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    A Linearity-Enhanced 10-Bit 160-MS/s SAR ADC With Low-Noise Comparator Technique
    Qiu, Lei ; Zhu, Can ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019-09-01), S. 1990-1997
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    Accuracy-Enhanced Variance-Based Time-Skew Calibration Using SAR as Window Detector
    Seng-Pan, U ; Chan, Chi-Hang ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019-02-01), S. 481-485
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    A DC-to-1-GHz Continuously Tunable Bandpass ADC
    Sarma, Vineeth ; Bibhu Datta Sahoo ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-03-01), S. 558-571
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    A 5-Gb/s Digital Clock and Data Recovery Circuit With Reduced DCO Supply Noise Sensitivity Utilizing Coupling Network
    Lee, Taeho ; Kim, Yong-Hun ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017), S. 380-384
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    A 10- <tex-math notation='LaTeX'>$\mu \text{s}$ </tex-math> Transient Recovery Time Low-EMI DC-DC Buck Converter With <tex-math notation='LaTeX'>$\Delta $ </tex-math> – <tex-math notation='LaTeX'>$\Sigma $ </tex-math> Modulator
    Hou, Wei-Jhih ; Liao, Pao-Hua ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-09-01), S. 2983-2992
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    All-Digital 90° Phase-Shift DLL With Dithering Jitter Suppression Scheme
    Jung Hyun Park ; Ryu, Kyungho ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-03-01), S. 1015-1024
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