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    Compact static power model of complex CMOS gates
    ROSSELLO, Jose L ; BOTA, Sebastia ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2005, S. 348-354
    Konferenz
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    Output resistance scaling model for deep-submicron cmos buffers for timing performance optimisation
    CAPPUCCINO, Gregorio ; PUGLIESE, Andrea ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2005, S. 329-336
    Konferenz
    Wie komme ich dran?
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    Synthesis of hybrid CBL/CMOS cell using multiobjective evolutionary algorithms
    DE TORO, Francisco ; JIMENEZ, Raul ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2005, S. 629-637
    Konferenz
    Wie komme ich dran?
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    Internal power dissipation modeling and minimization for submicronic CMOS design
    MAURINE, P ; REZZOUG, M ; et al.
    In: Integrated circuit design : power and timing modeling, optimization and simulation (Göttingen, 13-15 September 2000), 2000, S. 129-138
    Konferenz
    Wie komme ich dran?
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    The optimal wire order for low power CMOS
    ZUBER, Paul ; GRITZMANN, Peter ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2005, S. 674-683
    Konferenz
    Wie komme ich dran?
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    Second generation delay model for submicron CMOS process
    REZZOUG, M ; MAURINE, P ; et al.
    In: Integrated circuit design : power and timing modeling, optimization and simulation (Göttingen, 13-15 September 2000), 2000, S. 159-167
    Konferenz
    Wie komme ich dran?
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    Design optimization with automated cell generation
    LANDRAULT, A ; AZEMARD, N ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2004, S. 722-731
    Konferenz
    Wie komme ich dran?
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    Reduction of the energy consumption in Adiabatic gates by optimal transistor sizing
    FISCHER, Jürgen ; AMIRANTE, Ettore ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2003, S. 309-318
    Konferenz
    Wie komme ich dran?
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    BiCMOS process integration and device optimization : Basic concepts and new trends
    BURGHARTZ, J. N
    In: Electrical engineering (Berlin), Jg. 79 (1996), Heft 5, S. 313-327
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    The new BCD subtractor and its reversible logic implementation
    THAPLIYAL, Himanshu ; SRINIVAS, M. B
    In: Advances in computer systems architecture (11th Asia-Pacific conference, ACSAC 2006, Shanghai, China, September 6-8, 2006), 2006, S. 466-472
    Konferenz
    Wie komme ich dran?
  11. Detailansicht für Treffer 11 öffnen
    Speed indicators for circuit optimization
    VERLE, Alexandre ; LANDRAULT, A ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2005, S. 618-628
    Konferenz
    Wie komme ich dran?
  12. Detailansicht für Treffer 12 öffnen
    Fast low-power 64-bit modular hybrid adder
    PERRI, Stefania ; CORSONELLO, Pasquale ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2005, S. 609-617
    Konferenz
    Wie komme ich dran?
  13. Detailansicht für Treffer 13 öffnen
    Energy-aware system-on-chip for 5 GHz wireless LANs
    BISDOUNIS, Labros ; BLIONAS, Spyros ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2005, S. 166-176
    Konferenz
    Wie komme ich dran?
  14. Detailansicht für Treffer 14 öffnen
    Yield optimization by means of process parameters estimation: Comparison between ABB and ASV techniques
    OLIVIERI, Mauro ; SCARANA, Mirko ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2004, S. 119-128
    Konferenz
    Wie komme ich dran?
  15. Detailansicht für Treffer 15 öffnen
    Physical extension of the logical effort model
    LASBOUYGUES, B ; WILSON, R ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2004, S. 838-848
    Konferenz
    Wie komme ich dran?
  16. Detailansicht für Treffer 16 öffnen
    Energy optimization of high-performance circuits
    DAO, Hoang Q ; ZEYDEL, Bart R ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2003, S. 399-408
    Konferenz
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  17. Detailansicht für Treffer 17 öffnen
    Design space exploration and trade-offs in analog amplifier design
    HJALMARSON, Emil ; HÄGGLUND, Robert ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2003, S. 338-347
    Konferenz
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  18. Detailansicht für Treffer 18 öffnen
    An asynchronous Viterbi decoder for low-power applications
    JAVADI, B ; NADERI, M ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2003, S. 471-480
    Konferenz
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  19. Detailansicht für Treffer 19 öffnen
    Subthreshold behavior optimization of nanoscale Graded Channel Gate Stack Double Gate (GCGSDG) MOSFET using multi-objective genetic algorithms
    BENDIB, T ; DJEFFAL, F ; et al.
    In: Journal of computational electronics (Print), Jg. 10 (2011), Heft 1-2, S. 210-215
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
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  20. Detailansicht für Treffer 20 öffnen
    Microstructures for characterization of seebeck coefficient of doped polysilicon films
    JIN, XIE ; CHENGKUO, LEE ; et al.
    In: Microsystem technologies, Jg. 17 (2011), Heft 1, S. 77-83
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
    Wie komme ich dran?
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