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    ISGP: Iterative sequential geometric programming for precise and robust CMOS analog circuit sizing
    KUNDU, Sudip ; MANDAL, Pradip
    In: Integration (Amsterdam), Jg. 47 (2014), Heft 4, S. 510-531
    academicJournal
    Wie komme ich dran?
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    Design of two Low-Power full adder cells using GDI structure and hybrid CMOS logic style
    FOROUTAN, Vahid ; MOHAMMAD REZA, TAHERI ; et al.
    In: Integration (Amsterdam), Jg. 47 (2014), Heft 1, S. 48-61
    academicJournal
    Wie komme ich dran?
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    A defect-based compact modeling approach for the reliability of CMOS devices and integrated circuits
    ESQUEDA, Ivan S ; BARNABY, Hugh J
    In: Solid-state electronics, Jg. 91 (2014), S. 81-86
    academicJournal
    Wie komme ich dran?
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    Passivation issues in active pixel CMOS image sensors
    REGOLINI, J. L ; BENOIT, D ; et al.
    In: 14TH Workshop on dielectrics in microelectronics (WoDiM 2006), Jg. 47 (2007), Heft 4-5, S. 739-742
    Konferenz
    Wie komme ich dran?
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    MASTAR VA: A predictive and flexible compact model for digital performances evaluation of CMOS technology with conventional CAD tools
    LACORD, Joris ; GHIBAUDO, Gérard ; et al.
    In: Solid-state electronics, Jg. 91 (2014), S. 137-146
    academicJournal
    Wie komme ich dran?
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    Process variation aware dual-Vth assignment technique for low power nanoscale CMOS design
    MANDE, Sudhakar S ; CHANDORKAR, Saurabh A ; et al.
    In: Microelectronics and reliability, Jg. 51 (2011), Heft 12, S. 2357-2365
    academicJournal
    Wie komme ich dran?
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    Statistical DOE―ILP based power―performance-process (P3) optimization of nano-CMOS SRAM
    MOHANTY, Saraju P ; SINGH, Jawar ; et al.
    In: Integration (Amsterdam), Jg. 45 (2012), Heft 1, S. 33-45
    academicJournal
    Wie komme ich dran?
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    A study of gateless OTP cell using a 45 nm CMOS compatible process
    TSAI, Yi-Hung ; LIN, Kai-Chun ; et al.
    In: Solid-state electronics, Jg. 53 (2009), Heft 10, S. 1092-1098
    academicJournal
    Wie komme ich dran?
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    A CMOS low noise amplifier with integrated front-side micromachined inductor
    BEN YISHAY, Roee ; STOLYAROVA, Sara ; et al.
    In: Microelectronics journal, Jg. 42 (2011), Heft 5, S. 754-757
    academicJournal
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    A new compensation mechanism for environmental parameter fluctuations in CMOS digital ICs
    ANDRADE, D ; MARTORELL, F ; et al.
    In: Microelectronics journal, Jg. 40 (2009), Heft 6, S. 952-957
    academicJournal
    Wie komme ich dran?
  11. Detailansicht für Treffer 11 öffnen
    Planar CMOS to multi-gate layout conversion for maximal fin utilization
    WIMER, Shmuel
    In: Integration (Amsterdam), Jg. 47 (2014), Heft 1, S. 115-122
    academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    A hierarchical defect repair approach for hybrid nano/CMOS memory reliability enhancement
    HABIBI, Mehdi ; POORMEIDANI, Hossein
    In: Microelectronics and reliability, Jg. 54 (2014), Heft 2, S. 475-484
    academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    Review of fuse and antifuse solutions for advanced standard CMOS technologies
    EBRARD, Elodie ; ALLARD, Bruno ; et al.
    In: Microelectronics journal, Jg. 40 (2009), Heft 12, S. 1755-1765
    academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Performance comparison of CNFET- and CMOS-based 6T SRAM cell in deep submicron
    KURESHI, A. K ; HASAN, Mohd
    In: Microelectronics journal, Jg. 40 (2009), Heft 6, S. 979-982
    academicJournal
    Wie komme ich dran?
  15. Detailansicht für Treffer 15 öffnen
    Ultrathin DPN STI SiON liner for 40 nm low-power CMOS technology
    HU, Chan-Yuan ; CHEN, Jone F ; et al.
    In: Solid-state electronics, Jg. 54 (2010), Heft 5, S. 564-567
    academicJournal
    Wie komme ich dran?
  16. Detailansicht für Treffer 16 öffnen
    Performance of a CMOS Schmitt trigger at liquid nitrogen temperature
    SRIVASTAVA, A
    In: Cryogenics (Guildford), Jg. 32 (1992), Heft 7, S. 671-674
    academicJournal
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  17. Detailansicht für Treffer 17 öffnen
    Performance of CMOS three-valued logic device (ternary inverter) at liquid nitrogen temperature
    SRIVASTAVA, A
    In: Cryogenics (Guildford), Jg. 32 (1992), Heft 12, S. 1162-1166
    academicJournal
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  18. Detailansicht für Treffer 18 öffnen
    A synchronous latency-insensitive RISC for better than worst-case design
    CASU, Mario R ; MANTOVANI, Paolo
    In: Integration (Amsterdam), Jg. 48 (2015), S. 72-82
    academicJournal
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  19. Detailansicht für Treffer 19 öffnen
    Variation-aware approaches with power improvement in digital circuits
    MIRZAEI, Mohammad ; MOSAFFA, Mahdi ; et al.
    In: Integration (Amsterdam), Jg. 48 (2015), S. 83-100
    academicJournal
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  20. Detailansicht für Treffer 20 öffnen
    Performance analysis of radix-4 adders
    ASIF, Shahzad ; VESTERBACKAA, Mark
    In: Integration (Amsterdam), Jg. 45 (2012), Heft 2, S. 111-120
    academicJournal
    Wie komme ich dran?
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