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    PVT variations aware low leakage INDEP approach for nanoscale CMOS circuits
    VIJAY KUMAR, SHARMA ; PATTANAIK, Manisha ; et al.
    In: Microelectronics and reliability, Jg. 54 (2014), Heft 1, S. 90-99
    academicJournal
    Wie komme ich dran?
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    Design of two Low-Power full adder cells using GDI structure and hybrid CMOS logic style
    FOROUTAN, Vahid ; MOHAMMAD REZA, TAHERI ; et al.
    In: Integration (Amsterdam), Jg. 47 (2014), Heft 1, S. 48-61
    academicJournal
    Wie komme ich dran?
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    Digital Assistant Power Integrated Technologies for PMU in Scaling CMOS Process
    PING, LUO ; SHAOWEI, ZHEN ; et al.
    In: IEEE transactions on power electronics, Jg. 29 (2014), Heft 7, S. 3798-3807
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  4. Detailansicht für Treffer 4 öffnen
    Engineering buried oxide in dopant-segregated Schottky barrier SOI MOSFET for nanoscale CMOS circuits
    PATIL, Ganesh C ; QURESHI, S
    In: Microelectronics and reliability, Jg. 53 (2013), Heft 3, S. 349-355
    academicJournal
    Wie komme ich dran?
  5. Detailansicht für Treffer 5 öffnen
    Simulation and Design Methodology for Hybrid SET-CMOS Integrated Logic at 22-nm Room-Temperature Operation
    PAREKH, Rutu ; BEAUMONT, Arnaud ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 59 (2012), Heft 4, S. 918-923
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  6. Detailansicht für Treffer 6 öffnen
    Two-Phase RTD-CMOS Pipelined Circuits
    NUNEZ, Juan ; AVEDILLO, Maria J ; et al.
    In: IEEE transactions on nanotechnology, Jg. 11 (2012), Heft 6, S. 1063-1066
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  7. Detailansicht für Treffer 7 öffnen
    A CMOS Power Amplifier With a Built-In RF Predistorter for Handset Applications
    KI YONG, SON ; KOO, Bonhoon ; et al.
    In: IEEE transactions on microwave theory and techniques, Jg. 60 (2012), Heft 8, S. 2571-2580
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  8. Detailansicht für Treffer 8 öffnen
    A Dual-Power-Mode Output Matching Network for Digitally Modulated CMOS Power Amplifier
    LEE, Yumi ; HONG, Songcheol
    In: IEEE transactions on microwave theory and techniques, Jg. 61 (2013), Heft 4, S. 1570-1579
    Online academicJournal
    Zugriff:
    Volltext
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  9. Detailansicht für Treffer 9 öffnen
    Impact of High-Mobility Materials on the Performance of Near- and Sub-Threshold CMOS Logic Circuits
    CRUPI, Felice ; ALBANO, Domenico ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 60 (2013), Heft 3, S. 972-977
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    Low-power logic circuit and SRAM cell applications with silicon on depletion layer CMOS (SODEL CMOS) technology
    INABA, Satoshi ; NAGANO, Hajime ; et al.
    In: IEEE journal of solid-state circuits, Jg. 41 (2006), Heft 6, S. 1455-1462
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  11. Detailansicht für Treffer 11 öffnen
    Process variation aware dual-Vth assignment technique for low power nanoscale CMOS design
    MANDE, Sudhakar S ; CHANDORKAR, Saurabh A ; et al.
    In: Microelectronics and reliability, Jg. 51 (2011), Heft 12, S. 2357-2365
    academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    Multi-VT UTBB FDSOI Device Architectures for Low-Power CMOS Circuit
    NOEL, Jean-Philippe ; THOMAS, Olivier ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 58 (2011), Heft 8, S. 2473-2482
    Online academicJournal
    Zugriff:
    Volltext
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  13. Detailansicht für Treffer 13 öffnen
    Modeling and simulation of combinational CMOS logic circuits by ANFIS
    HAYATI, Mohsen ; REZAEI, Abbas ; et al.
    In: Microelectronics journal, Jg. 41 (2010), Heft 7, S. 381-387
    academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Fault-tolerance techniques for hybrid CMOS/nanoarchitecture
    MELOUKI, A ; SRIVASTAVA, S ; et al.
    In: IET computers & digital techniques (Print), Jg. 4 (2010), Heft 3, S. 240-250
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
    Wie komme ich dran?
  15. Detailansicht für Treffer 15 öffnen
    An On-Chip PVT Compensation Technique with Current Monitoring Circuit for Low-Voltage CMOS Digital LSIs : Analog Circuits and Related SoC Integration Technologies
    TSUGITA, Yusuke ; UENO, Ken ; et al.
    In: IEICE transactions on electronics, Jg. 93 (2010), Heft 6, S. 835-841
    academicJournal
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  16. Detailansicht für Treffer 16 öffnen
    Dynamic Supply and Threshold Voltage Scaling for CMOS Digital Circuits Using In-Situ Power Monitor
    MEHTA, Nandish ; AMRUTUR, Bharadwaj
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 20 (2012), Heft 5, S. 892-901
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  17. Detailansicht für Treffer 17 öffnen
    An Improved Look-Up Table-Based FPGA Implementation of Image Warping for CMOS Image Sensors
    RO, Se-Yong ; LUO, Lin-Bo ; et al.
    In: IEICE transactions on information and systems, Jg. 95 (2012), Heft 11, S. 2682-2692
    academicJournal
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  18. Detailansicht für Treffer 18 öffnen
    Time-Delay-Integration Architectures in CMOS Image Sensors : SOLID-STATE IMAGE SENSORS
    LEPAGE, Gérald ; BOGAERTS, Jan ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 56 (2009), Heft 11, S. 2524-2533
    Online academicJournal
    Zugriff:
    Volltext
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  19. Detailansicht für Treffer 19 öffnen
    A study of gateless OTP cell using a 45 nm CMOS compatible process
    TSAI, Yi-Hung ; LIN, Kai-Chun ; et al.
    In: Solid-state electronics, Jg. 53 (2009), Heft 10, S. 1092-1098
    academicJournal
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  20. Detailansicht für Treffer 20 öffnen
    A Study of Self-Aligned Nitride Erasable OTP Cell by 45-nm CMOS Fully Compatible Process
    HUANG, Chia-En ; CHEN, Ying-Je ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 56 (2009), Heft 6, S. 1228-1234
    Online academicJournal
    Zugriff:
    Volltext
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