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    An Ultra Low Power Integer-N PLL with a High-Gain Sampling Phase Detector for IOT Applications in 65 nm CMOS.
    Tavakoli, Javad ; Lavasani, Hossein Miri ; et al.
    In: Journal of Low Power Electronics & Applications, Jg. 13 (2023-12-01), Heft 4, S. 65-81
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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    Wie komme ich dran?
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    A DLL-Based Programmable Clock Multiplier in 0.18-μm CMOS With -70 dBc Reference Spur.
    Maulik, Prabir C. ; Mercer, Douglas A.
    In: IEEE Journal of Solid-State Circuits, Jg. 42 (2007-08-01), Heft 8, S. 1642-1648
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    A 2.1-GHz Third-Order Cascaded PLL With Sub-Sampling DLL and Clock-Skew-Sampling Phase Detector.
    Huang, Zhiqiang ; Jiang, Bingwei ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 65 (2018-07-01), Heft 7, S. 2118-2126
    Online serialPeriodical
    Zugriff:
    Volltext
    Wie komme ich dran?
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    A Low Noise Sub-Sampling PLL in Which Divider Noise is Eliminated and PD/CP Noise is Not Multiplied by N².
    Gao, Xiang ; Klumperink, Eric A. M. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 44 (2009-12-01), Heft 12, S. 3253-3263
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
xs 0 - 576
sm 576 - 768
md 768 - 992
lg 992 - 1200
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