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    A 40 GHz CMOS PLL With −75-dBc Reference Spur and 121.9-fs rms Jitter Featuring a Quadrature Sampling Phase-Frequency Detector.
    Liang, Yuan ; Boon, Chirn Chye
    In: IEEE Transactions on Microwave Theory & Techniques, Jg. 70 (2022-04-01), Heft 4, S. 2299-2314
    Online academicJournal
    Zugriff:
    Volltext
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    A 5.91–8.94GHz phase‐locked loop in 65 nm CMOS for 5G applications.
    Zhou, Pizeng ; Li, Chao ; et al.
    In: Microwave & Optical Technology Letters, Jg. 65 (2023-04-01), Heft 4, S. 975-980
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
    Wie komme ich dran?
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    A 2.3 mW Multi-Frequency Clock Generator with −137 dBc/Hz Phase Noise VCO in 180 nm Digital CMOS Technology.
    Sahani, Jagdeep Kaur ; Singh, Anil ; et al.
    In: Journal of Circuits, Systems & Computers, Jg. 29 (2020-06-30), Heft 8, S. N.PAG- (15S.)
    academicJournal
    Wie komme ich dran?
  4. Detailansicht für Treffer 4 öffnen
    A CMOS implementation of controller based all digital phase locked loop (ADPLL).
    Balikai, Vikas ; Kittur, Harish
    In: Circuit World, Jg. 47 (2021), Heft 1, S. 71-85
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
    Wie komme ich dran?
  5. Detailansicht für Treffer 5 öffnen
    A Wide Frequency Range Low Jitter Integer PLL with Switch and Inverter Based CP in 0.18 μm CMOS Technology.
    Sahani, Jagdeep Kaur ; Singh, Anil ; et al.
    In: Journal of Circuits, Systems & Computers, Jg. 29 (2020-07-01), Heft 9, S. N.PAG- (22S.)
    academicJournal
    Wie komme ich dran?
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    Single-Event Effects Characterization of LC-VCO PLLs in a 28-nm CMOS Technology.
    Zhang, Zhichao ; Djahanshahi, Hormoz ; et al.
    In: IEEE Transactions on Nuclear Science, Jg. 67 (2020-09-01), Heft 9, S. 2042-2050
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  7. Detailansicht für Treffer 7 öffnen
    A 0.003-mm<superscript>2</superscript> 440fsRMS-Jitter and −64dBc-Reference-Spur Ring-VCO-Based Type-I PLL Using a Current-Reuse Sampling Phase Detector in 28-nm CMOS.
    Yang, Zunsong ; Chen, Yong ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 68 (2021-06-01), Heft 6, S. 2307-2316
    Online serialPeriodical
    Zugriff:
    Volltext
    Wie komme ich dran?
  8. Detailansicht für Treffer 8 öffnen
    A 0.13-μm CMOS resonator-based frequency-doubling mechanism for clock recovery in a full-rate 40 Gb/s optical receiver.
    Chong, Joseph ; Pour, Fariborz Lohrabi ; et al.
    In: Microelectronics Journal, Jg. 114 (2021-08-01), S. N.PAG
    academicJournal
    Wie komme ich dran?
  9. Detailansicht für Treffer 9 öffnen
    A 38 Gb/s to 43 Gb/s Monolithic Optical Receiver in 65 nm CMOS Technology.
    Chen, Yingmei ; Wang, Zhigong ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 60 (2013-12-01), Heft 12, S. 3173-3181
    Online serialPeriodical
    Zugriff:
    Volltext
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    Improved Phase Noise Performance of PFD/CP Operating in 1.5 MHz– 4.2 GHz for Phase-Locked Loop Application.
    Pradhan, Nigidita ; Jana, Sanjay Kumar
    In: Circuits, Systems & Signal Processing, Jg. 41 (2022-12-01), Heft 12, S. 6651-6671
    Online academicJournal
    Zugriff:
    View record at Springer (Volltext)
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  11. Detailansicht für Treffer 11 öffnen
    An 11-bit Nyquist SAR-VCO Hybrid ADC with a Reused Ring-VCO for Power Reduction.
    Xin, Xin ; Zhang, Chang ; et al.
    In: Circuits, Systems & Signal Processing, Jg. 43 (2024-03-01), Heft 3, S. 1339-1365
    Online academicJournal
    Zugriff:
    View record at Springer (Volltext)
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  12. Detailansicht für Treffer 12 öffnen
    The 1-V 2.4 GHz low-spur fractional-N frequency synthesizer chip design with exploiting randomly selected PFD and sub-sampling charge pump technology.
    Huang, Jhin‐Fang ; Yang, Jia‐Lun ; et al.
    In: Microwave & Optical Technology Letters, Jg. 57 (2015), Heft 1, S. 61-66
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
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  13. Detailansicht für Treffer 13 öffnen
    Design of PFD with free dead zone and minimized blind zone for high speed PLL application.
    Pradhan, Nigidita ; Jana, Sanjay Kumar
    In: International Journal of Electronics, Jg. 110 (2023-07-15), Heft 9, S. 1614-1632
    academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Optimization of Performance Parameters of Phase Frequency Detector Using Taguchi DoE and Pareto ANOVA Techniques.
    Sharma, Jyoti ; Sharma, Gaurav Kumar ; et al.
    In: Journal of Circuits, Systems & Computers, Jg. 32 (2023-06-01), Heft 9, S. 1-19
    academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    Fully‐VCO‐based 0‐2 MASH CT ΔΣ ADC.
    Xing, Xinpeng ; Zhu, Peng ; et al.
    In: Electronics Letters (Wiley-Blackwell), Jg. 54 (2018-08-01), Heft 17, S. 1018-1020
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
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  16. Detailansicht für Treffer 16 öffnen
    A High Speed Phase Detection Circuit with No Dead Zone Suitable for Minimal Jitter and Low Power Applications.
    Sharma, Jyoti ; Sharma, Gaurav Kumar ; et al.
    In: Journal of Circuits, Systems & Computers, Jg. 31 (2022-10-01), Heft 15, S. 1-12
    academicJournal
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  17. Detailansicht für Treffer 17 öffnen
    A 9.8–12.5 Gb/s Low-Jitter Reference-Less Clock and Data Recovery Circuit.
    Song, Shuxiang ; Liu, Zefa ; et al.
    In: Journal of Circuits, Systems & Computers, Jg. 31 (2022-07-30), Heft 11, S. 1-14
    academicJournal
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  18. Detailansicht für Treffer 18 öffnen
    Chip Design of an All-Digital Frequency Synthesizer with Reference Spur Reduction Technique for Radar Sensing.
    Lai, Wen-Cheng
    In: Sensors (14248220), Jg. 22 (2022-04-01), Heft 7, S. 2570-2579
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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  19. Detailansicht für Treffer 19 öffnen
    An ultra‐low power and low jitter frequency synthesizer for 5G wireless communication and IoE applications.
    Bagheri, Mohammad ; Li, Xun
    In: International Journal of Circuit Theory & Applications, Jg. 50 (2022-03-01), Heft 3, S. 1021-1047
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
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    A 6.15–10.9 Gb/s 0.58 pJ/Bit Reference-Less Half-Rate Clock and Data Recovery With “Phase Reset” Scheme.
    Xiao, Wenbo ; Huang, Qiwei ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 69 (2022-02-01), Heft 2, S. 634-644
    Online serialPeriodical
    Zugriff:
    Volltext
    Wie komme ich dran?
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