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    Multi-Rate DEM With Mismatch-Noise Cancellation for DCOs in Digital PLLs.
    Alvarez-Fontecilla, Enrique ; Venerus, Christian ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 65 (2018-10-01), Heft 10, S. 3125-3137
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    A 0.7-V Sub-mW Type-II Phase-Tracking Bluetooth Low Energy Receiver in 28-nm CMOS.
    Hu, Suoping ; Chen, Peng ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 68 (2021-06-01), Heft 6, S. 2317-2328
    Online serialPeriodical
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    An All-Digital PLL for Cellular Mobile Phones in 28-nm CMOS with −55 dBc Fractional and −91 dBc Reference Spurs.
    Kuo, Feng-Wei ; Babaie, Masoud ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 65 (2018-11-01), Heft 11, S. 3756-3768
    Online serialPeriodical
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    Linear Time-Variant Modeling and Analysis of All-Digital Phase-Locked Loops.
    Syllaios, I. L. ; Balsara, P. T.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 59 (2012-11-01), Heft 11, S. 2495-2506
    Online serialPeriodical
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    A 4-GHz All Digital PLL With Low-Power TDC and Phase-Error Compensation.
    Lee, Ja-Yol ; Park, Mi-Jeong ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 59 (2012-08-01), Heft 8, S. 1706-1719
    Online serialPeriodical
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    A 1-to-2048 Fully-Integrated Cascaded Digital Frequency Synthesizer for Low Frequency Reference Clocks Using Scrambling TDC.
    Nandwana, Romesh Kumar ; Saxena, Saurabh ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 64 (2017-02-01), Heft 2, S. 283-295
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    A 12-GHz Calibration-Free All-Digital PLL for FMCW Signal Generation With 78 MHz/μs Chirp Slope and High Chirp Linearity.
    Shen, Zhengkun ; Jiang, Haoyun ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 67 (2020-12-01), Heft 12, S. 4445-4456
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    A Supply-Noise-Insensitive Digitally-Controlled Oscillator.
    Yuan, Chen ; Shekhar, Sudip
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 66 (2019-09-01), Heft 9, S. 3414-3422
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    An Ultra-Low Power 1.7-2.7 GHz Fractional-N Sub-Sampling Digital Frequency Synthesizer and Modulator for IoT Applications in 40 nm CMOS.
    Liu, Yao-Hong ; Van Den Heuvel, Johan ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 64 (2017-05-01), Heft 5, S. 1094-1105
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    A Frequency-Based Model for Limit Cycle and Spur Predictions in Bang-Bang All Digital PLL.
    Liu, Dan ; Basedau, P. ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 59 (2012-06-01), Heft 6, S. 1205-1214
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    A 2.5–5.6 GHz Subharmonically Injection-Locked All-Digital PLL With Dual-Edge Complementary Switched Injection.
    Cho, Sung-Yong ; Kim, Sungwoo ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 65 (2018-09-01), Heft 9, S. 2691-2702
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    A Fractional-N DPLL With Calibration-Free Multi-Phase Injection-Locked TDC and Adaptive Single-Tone Spur Cancellation Scheme.
    Ho, Cheng-Ru ; Chen, Mike Shuo-Wei
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 63 (2016-08-01), Heft 8, S. 1111-1122
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    A 2.4 GHz 0.1-Fref-Bandwidth All-Digital Phase-Locked Loop With Delay-Cell-Less TDC.
    Song, Minyoung ; Jung, Inhwa ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 60 (2013-12-01), Heft 12, S. 3145-3151
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    Architectures and Circuit Techniques for Multi-Purpose Digital Phase Lock Loops.
    Nagaraj, Krishnaswamy ; Kamath, Anant S. ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 60 (2013-03-01), Heft 3, S. 517-528
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    State-of-the-Art and Future Directions of High-Performance All-Digital Frequency Synthesis in Nanometer CMOS.
    Staszewski, Robert Bogdan
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 58 (2011-07-01), Heft 7, S. 1497-1510
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