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    A 600-μm² Ring-VCO-Based Hybrid PLL Using a 30-μW Charge-Sharing Integrator in 28-nm CMOS.
    Yang, Shiheng ; Yin, Jun ; et al.
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 68 (2021-09-01), Heft 9, S. 3108-3112
    Online academicJournal
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    Volltext
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    Synchronized Interconnected ADPLLs for Distributed Clock Generation in 65 nm CMOS Technology.
    Galayko, Dimitri ; Shan, Chuan ; et al.
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 66 (2019-10-01), Heft 10, S. 1673-1677
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    A 0.003-mm2 440fsRMS-Jitter and −64dBc-Reference-Spur Ring-VCO-Based Type-I PLL Using a Current-Reuse Sampling Phase Detector in 28-nm CMOS.
    Yang, Zunsong ; Chen, Yong ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 68 (2021-06-01), Heft 6, S. 2307-2316
    Online serialPeriodical
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    Volltext
    Wie komme ich dran?
  4. Detailansicht für Treffer 4 öffnen
    A 12 Gb/s 0.9 mW/Gb/s Wide-Bandwidth Injection-Type CDR in 28 nm CMOS With Reference-Free Frequency Capture.
    Masuda, Takashi ; Shinoda, Ryota ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 51 (2016-12-01), Heft 12, S. 3204-3215
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  5. Detailansicht für Treffer 5 öffnen
    A CMOS Class-D Line Driver Employing a Phase-Locked Loop Based PWM Generator.
    Lu, Jingxue ; Song, Hyejeong ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 49 (2014-03-01), Heft 3, S. 729-739
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  6. Detailansicht für Treffer 6 öffnen
    An Adaptive Bitrate Clock and Data Recovery Circuit for Communication Signal Analyzers.
    Guerrero, E. ; Sanchez-Azqueta, C. ; et al.
    In: IEEE Transactions on Instrumentation & Measurement, Jg. 66 (2017), Heft 1, S. 191-193
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    A Reference-Less Clock and Data Recovery Circuit Using Phase-Rotating Phase-Locked Loop.
    Shu, Guanghua ; Saxena, Saurabh ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 49 (2014-04-01), Heft 4, S. 1036-1047
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  8. Detailansicht für Treffer 8 öffnen
    A 20 Gb/s Clock and Data Recovery With a Ping-Pong Delay Line for Unlimited Phase Shifting in 65 nm CMOS Process.
    Kwak, Young-Ho ; Kim, Yongtae ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 60 (2013-02-01), Heft 2, S. 303-313
    Online serialPeriodical
    Zugriff:
    Volltext
    Wie komme ich dran?
  9. Detailansicht für Treffer 9 öffnen
    A Low-Jitter and Low-Spur Charge-Sampling PLL.
    Gong, Jiang ; Charbon, Edoardo ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 57 (2022-02-01), Heft 2, S. 492-504
    Online academicJournal
    Zugriff:
    Volltext
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  10. Detailansicht für Treffer 10 öffnen
    A 2.4–3.0GHz Process-Tolerant Sub-Sampling PLL With Loop Bandwidth Calibration.
    Lu, Yong-Ru ; Liu, Shen-Iuan ; et al.
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 68 (2021-03-01), Heft 3, S. 873-877
    Online academicJournal
    Zugriff:
    Volltext
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  11. Detailansicht für Treffer 11 öffnen
    A 32-Gb/s 0.46-pJ/bit PAM4 CDR Using a Quarter-Rate Linear Phase Detector and a Self-Biased PLL-Based Multiphase Clock Generator.
    Zhang, Zhao ; Zhu, Guang ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 55 (2020-10-01), Heft 10, S. 2734-2746
    Online academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    A 0.42–3.45 Gb/s Referenceless Clock and Data Recovery Circuit With Counter-Based Unrestricted Frequency Acquisition.
    Son, Kyung-Sub ; An, Taek-Joon ; et al.
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 67 (2020-06-01), Heft 6, S. 974-978
    Online academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    An 18–23 GHz 57.4-fs RMS Jitter −253.5-dB FoM Sub-Harmonically Injection-Locked All-Digital PLL With Single-Ended Injection Technique and ILFD Aided Adaptive Injection Timing Alignment Technique.
    Zhang, Zhao ; Yang, Jincheng ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 66 (2019-10-01), Heft 10, S. 3733-3746
    Online serialPeriodical
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  14. Detailansicht für Treffer 14 öffnen
    A 2.41-pJ/bit 5.4-Gb/s Dual-Loop Reference-Less CDR With Fully Digital Quarter-Rate Linear Phase Detector for Embedded DisplayPort.
    Moon, Yong-Hwan ; Yoo, Jae-Wook ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 66 (2019-08-01), Heft 8, S. 2907-2920
    Online serialPeriodical
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  15. Detailansicht für Treffer 15 öffnen
    A 2.4-GHz Reference-Sampling Phase-Locked Loop That Simultaneously Achieves Low-Noise and Low-Spur Performance.
    Sharma, Jahnavi ; Krishnaswamy, Harish
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-05-01), Heft 5, S. 1407-1424
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  16. Detailansicht für Treffer 16 öffnen
    An Optimum Injection-Timing Tracking Loop for 5-GHz, 1.13-mW/GHz RO-Based Injection-Locked PLL With 152-fs Integrated Jitter.
    Choo, Min-Seong ; Ko, Han-Gon ; et al.
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 65 (2018-12-01), Heft 12, S. 1819-1823
    Online academicJournal
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  17. Detailansicht für Treffer 17 öffnen
    A 5-GHz Low-Power Low-Noise Integer-N Digital Subsampling PLL With SAR ADC PD.
    Liu, Maliang ; Ma, Rui ; et al.
    In: IEEE Transactions on Microwave Theory & Techniques, Jg. 66 (2018-09-01), Heft 9, S. 4078-4087
    Online academicJournal
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  18. Detailansicht für Treffer 18 öffnen
    Generation of a Clocking Signal in Synchronized All-Digital PLL Networks.
    Koskin, Eugene ; Galayko, Dimitri ; et al.
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 65 (2018-06-01), Heft 6, S. 809-813
    Online academicJournal
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  19. Detailansicht für Treffer 19 öffnen
    An Adaptive-Clocking-Control Circuit With 7.5% Frequency Gain for SPARC Processors.
    Hashimoto, Tetsutaro ; Kawabe, Yukihito ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 53 (2018-04-01), Heft 4, S. 1028-1037
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  20. Detailansicht für Treffer 20 öffnen
    Ultra-Low Power Fast Multi-Channel 10-Bit ADC ASIC for Readout of Particle Physics Detectors.
    Bugiel, S. ; Dasgupta, R. ; et al.
    In: IEEE Transactions on Nuclear Science, Jg. 63 (2016-10-15), Heft 5b, S. 2622-2631
    Online academicJournal
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