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    academicJournal
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    A 12–14.5-GHz 10.2-mW −249-dB FoM Fractional- N Subsampling PLL With a High-Linearity Phase Interpolator in 40-nm CMOS.
    Chen, Yan-Ting ; Peng, Pen-Jui ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-05-01), Heft 5, S. 634-643
    Online academicJournal
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    A 0.1–9-GHz Frequency Synthesizer for Avionic SDR Applications in 0.13-μm CMOS Technology.
    Alaoui, Zakaria I. El ; Ajib, Wessam ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 29 (2021-12-01), Heft 12, S. 2119-2129
    Online academicJournal
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    Volltext
    Wie komme ich dran?
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    Jitter of Delay-Locked Loops Due to PFD.
    Gholami, Mohammad ; Ardeshir, Gholamreza
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 22 (2014-10-01), Heft 10, S. 2176-2180
    Online academicJournal
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    A 104-GHz Phase-Locked Loop Using a VCO at Second Pole Frequency
    TSAI, Kun-Hung ; LIU, Shen-Iuan
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 20 (2012), Heft 1, S. 80-88
    Online academicJournal
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    academicJournal
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    A Wide-Range Multiport LC-Ladder Oscillator and Its Applications to a 1.2–10.1 GHz PLL.
    Huang, Po-Chiun ; Shen, Meng-Hung
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 23 (2015), Heft 1, S. 184-188
    Online academicJournal
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    A 3.2-GHz 178-fs rms Jitter Subsampling PLL/DLL-Based Injection-Locked Clock Multiplier.
    Yoon, Dong-Hyun ; Jung, Dong-Kyu ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-07-01), Heft 7, S. 915-925
    Online academicJournal
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    An 8.55–17.11-GHz DDS FMCW Chirp Synthesizer PLL Based on Double-Edge Zero-Crossing Sampling PD With 51.7-fs rms Jitter and Fast Frequency Hopping.
    Xiao, Jinhai ; Liang, Ning ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-03-01), Heft 3, S. 267-276
    Online academicJournal
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    A 0.8-V, 2.55-GHz, 2.62-mW Charge-Pump PLL With High Spectrum Purity.
    Liu, Lianxi ; Ji, Yaling ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-02-01), Heft 2, S. 113-122
    Online academicJournal
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    A 3.3-GHz Integer N-Type-II Sub-Sampling PLL Using a BFSK-Suppressed Push–Pull SS-PD and a Fast-Locking FLL Achieving −82.2-dBc REF Spur and −255-dB FOM.
    Yang, Zunsong ; Chen, Yong ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-02-01), Heft 2, S. 238-242
    Online academicJournal
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    A 2.4-GHz Area-Efficient and Fast-Locking Subharmonically Injection-Locked Type-I PLL.
    Chou, Ming-Han ; Liu, Shen-Iuan
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 28 (2020-11-01), Heft 11, S. 2474-2478
    Online academicJournal
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    academicJournal
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    Total Jitter of Delay-Locked Loops Due to Four Main Jitter Sources.
    Gholami, Mohammad
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-06-01), Heft 6, S. 2040-2049
    Online academicJournal
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    Direct Period Synthesis for Achieving Sub-PPM Frequency Resolution Through Time Average Frequency: The Principle, The Experimental Demonstration, and Its Application in Digital Communication.
    Xiu, Liming
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 23 (2015-07-01), Heft 7, S. 1335-1344
    Online academicJournal
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    Spur-Reduction Frequency Synthesizer Exploiting Randomly Selected PFD.
    Liao, Te-Wen ; Su, Jun-Ren ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 21 (2013-03-01), Heft 3, S. 589-592
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    A 3 GHz Wideband ΔΣ Fractional-N Synthesizer With Switched-RC Sample-and-Hold PFD
    HEDAYATI, H ; BAKKALOGLU, B
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 20 (2012), Heft 9, S. 1681-1690
    Online academicJournal
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