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    A 7.6–12.3 GHz wide‐band PLL with an ultra low reference spur −81.1 dBc in 0.13  μm CMOS technology.
    Li, Jinwei ; Sun, Bing ; et al.
    In: International Journal of Circuit Theory & Applications, Jg. 51 (2023-07-01), Heft 7, S. 3003-3016
    Online academicJournal
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    A 1.12–1.91 mW/GHz 2.46–4.92 GHz Cascaded Clock Multiplier in 65 nm CMOS.
    Gautam, R. ; Saxena, Saurabh
    In: IEEE Journal of Solid-State Circuits, Jg. 57 (2022-06-01), Heft 6, S. 1700-1711
    Online academicJournal
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    Volltext
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    A 12–14.5-GHz 10.2-mW −249-dB FoM Fractional- N Subsampling PLL With a High-Linearity Phase Interpolator in 40-nm CMOS.
    Chen, Yan-Ting ; Peng, Pen-Jui ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-05-01), Heft 5, S. 634-643
    Online academicJournal
    Zugriff:
    Volltext
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    A 5.91–8.94GHz phase‐locked loop in 65 nm CMOS for 5G applications.
    Zhou, Pizeng ; Li, Chao ; et al.
    In: Microwave & Optical Technology Letters, Jg. 65 (2023-04-01), Heft 4, S. 975-980
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
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    Analysis and Design of a 14.1-mW 50/100-GHz Transformer-Based PLL With Embedded Phase Shifter in 65-nm CMOS.
    Chao, Yue ; Luong, Howard C. ; et al.
    In: IEEE Transactions on Microwave Theory & Techniques, Jg. 63 (2015-04-01), Heft 4, S. 1193-1201
    Online academicJournal
    Zugriff:
    Volltext
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    A 0.1–9-GHz Frequency Synthesizer for Avionic SDR Applications in 0.13-μm CMOS Technology.
    Alaoui, Zakaria I. El ; Ajib, Wessam ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 29 (2021-12-01), Heft 12, S. 2119-2129
    Online academicJournal
    Zugriff:
    Volltext
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  7. Detailansicht für Treffer 7 öffnen
    A 7-nm FinFET CMOS PLL With 388-fs Jitter and −80-dBc Reference Spur Featuring a Track-and-Hold Charge Pump and Automatic Loop Gain Control.
    Ko, Chen-Ting ; Kuan, Ting-Kuei ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 55 (2020-04-01), Heft 4, S. 1043-1050
    Online academicJournal
    Zugriff:
    Volltext
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    A 0.003-mm<superscript>2</superscript> 440fsRMS-Jitter and −64dBc-Reference-Spur Ring-VCO-Based Type-I PLL Using a Current-Reuse Sampling Phase Detector in 28-nm CMOS.
    Yang, Zunsong ; Chen, Yong ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 68 (2021-06-01), Heft 6, S. 2307-2316
    Online serialPeriodical
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    A Fully Integrated 0.27-THz Injection-Locked Frequency Synthesizer With Frequency-Tracking Loop in 65-nm CMOS.
    Liu, Xiaolong ; Luong, Howard C.
    In: IEEE Journal of Solid-State Circuits, Jg. 55 (2020-04-01), Heft 4, S. 1051-1063
    Online academicJournal
    Zugriff:
    Volltext
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  10. Detailansicht für Treffer 10 öffnen
    A 0.2-V Energy-Harvesting BLE Transmitter With a Micropower Manager Achieving 25% System Efficiency at 0-dBm Output and 5.2-nW Sleep Power in 28-nm CMOS.
    Yang, Shiheng ; Yin, Jun ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-05-01), Heft 5, S. 1351-1362
    Online academicJournal
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  11. Detailansicht für Treffer 11 öffnen
    A 10-mW mm-Wave Phase-Locked Loop With Improved Lock Time in 28-nm FD-SOI CMOS.
    Abdulaziz, Mohammed ; Forsberg, Therese ; et al.
    In: IEEE Transactions on Microwave Theory & Techniques, Jg. 67 (2019-04-01), Heft 4, S. 1588-1600
    Online academicJournal
    Zugriff:
    Volltext
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    A CMOS Phase Noise Filter With Passive Delay Line and PD/CP-Based Frequency Discriminator.
    Hao, Shilei ; Hu, Tongning ; et al.
    In: IEEE Transactions on Microwave Theory & Techniques, Jg. 65 (2017-11-01), Heft 11, S. 4154-4164
    Online academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    A 14-GHz Bang-Bang Digital PLL With Sub-150-fs Integrated Jitter for Wireline Applications in 7-nm FinFET CMOS.
    Pfaff, Dirk ; Abbott, Robert ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 55 (2020-03-01), Heft 3, S. 580-591
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    A 0.56 THz Phase-Locked Frequency Synthesizer in 65 nm CMOS Technology.
    Zhao, Yan ; Chen, Zuow-Zun ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 51 (2016-12-01), Heft 12, S. 3005-3019
    Online academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    A 224-448 MHz low-power fully integrated phase-locked loop using 0.18-μm CMOS process.
    Tsai, Jeng‐Han ; Lin, Chia‐Lung ; et al.
    In: Microwave & Optical Technology Letters, Jg. 59 (2017-07-01), Heft 7, S. 1750-1754
    Online academicJournal
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    Two 122-GHz Phase-Locked Loops in 65-nm CMOS Technology.
    Kim, Namhyung ; Song, Kiryong ; et al.
    In: IEEE Transactions on Microwave Theory & Techniques, Jg. 64 (2016-08-01), Heft 8, S. 2623-2630
    Online academicJournal
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    Jitter of Delay-Locked Loops Due to PFD.
    Gholami, Mohammad ; Ardeshir, Gholamreza
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 22 (2014-10-01), Heft 10, S. 2176-2180
    Online academicJournal
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    A 90nm CMOS 5GHz ring oscillator PLL with delay-discriminator based active phase noise cancellation.
    Min, Seungkee ; Copani, Tino ; et al.
    In: 2012 IEEE Radio Frequency Integrated Circuits Symposium, 2012, S. 173-176
    Konferenz
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    A 76.2–89.1 GHz Phase-Locked Loop With 15.6% Tuning Range in 90 nm CMOS for W-Band Applications.
    Tan, Kai-Wen ; Chu, Ta-Shun ; et al.
    In: IEEE Microwave & Wireless Components Letters, Jg. 25 (2015-08-01), Heft 8, S. 538-540
    Online academicJournal
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    A Low-Jitter Low-Phase-Noise 10-GHz Sub-Harmonically Injection-Locked PLL With Self-Aligned DLL in 65-nm CMOS Technology.
    Chang, Hong-Yeh ; Yeh, Yen-Liang ; et al.
    In: IEEE Transactions on Microwave Theory & Techniques, Jg. 62 (2014-03-01), Heft 3, S. 543-555
    Online academicJournal
    Zugriff:
    Volltext
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