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    A low-power 10Gb/s CMOS clock and data recovery circuit with a quarter-rate phase detector.
    Safari, Hamed ; Faraji Baghtash, Hassan ; et al.
    In: Analog Integrated Circuits & Signal Processing, Jg. 119 (2024-05-01), Heft 2, S. 269-282
    Online academicJournal
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    A high-speed MCML charge pump design at 10 GHz frequency in 45 nm CMOS technology for PLL application.
    Sivasakthi, M. ; Radhika, P.
    In: Analog Integrated Circuits & Signal Processing, Jg. 118 (2024), Heft 1, S. 49-66
    Online academicJournal
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    View record at Springer (Volltext)
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    CMOS die area temperature compensation using a phase-locked loop with thermal-feedback.
    Gorji Zadeh, S. A. ; Allidina, Karim ; et al.
    In: Analog Integrated Circuits & Signal Processing, Jg. 113 (2022-12-01), Heft 3, S. 315-329
    Online academicJournal
    Zugriff:
    View record at Springer (Volltext)
    Wie komme ich dran?
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    A 171 GHz harmonic-mode PLL with − 14.2 dBm output power in 65 nm CMOS.
    Jain, Sanjeev ; Belostotski, Leonid
    In: Analog Integrated Circuits & Signal Processing, Jg. 98 (2019-03-01), Heft 3, S. 643-649
    Online academicJournal
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    View record at Springer (Volltext)
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    A 125 GHz millimeter-wave phase lock loop with improved VCO and injection-locked frequency divider in 65 nm CMOS process.
    Neda, Shilan ; Yosefi, Ghader ; et al.
    In: Analog Integrated Circuits & Signal Processing, Jg. 107 (2021-06-01), Heft 3, S. 483-496
    Online academicJournal
    Zugriff:
    View record at Springer (Volltext)
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    Low-power CMOS injection-locked and current-mode logic frequency dividers in a 50 GHz LC cross-coupled oscillator.
    Hong, Jong-phil ; Ann, Se-Hyuk ; et al.
    In: Analog Integrated Circuits & Signal Processing, Jg. 86 (2016-03-01), Heft 3, S. 377-384
    Online academicJournal
    Zugriff:
    View record at Springer (Volltext)
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    A 1 μs Locking Time Dual Loop ADPLL with Foreground Calibration-Based 6 ps Resolution Flash TDC in 180 nm CMOS.
    Sahani, Jagdeep Kaur ; Singh, Anil ; et al.
    In: Circuits, Systems & Signal Processing, Jg. 41 (2022-03-01), Heft 3, S. 1299-1323
    Online academicJournal
    Zugriff:
    View record at Springer (Volltext)
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  8. Detailansicht für Treffer 8 öffnen
    A New Low-Power Charge Pump with a Glitch-Free PFD for Speedup the Acquisition Process of a PLL in 65 nm CMOS Technology.
    Ghasemian, Hossein ; Bahrami, Amin ; et al.
    In: Circuits, Systems & Signal Processing, Jg. 40 (2021-06-01), Heft 6, S. 2982-3006
    Online academicJournal
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    An improved high speed, and low voltage CMOS current mode logic latch.
    Lozada, Oscar ; Espinosa, Guillermo
    In: Analog Integrated Circuits & Signal Processing, Jg. 90 (2017), Heft 1, S. 247-252
    Online academicJournal
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    PLL-based electrical balance CMOS integrated duplexer with hybrid transformer.
    Choi, Yeong Seok ; Cho, Choon Sik ; et al.
    In: Analog Integrated Circuits & Signal Processing, Jg. 99 (2019-06-01), Heft 3, S. 669-677
    Online academicJournal
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    A charge transfer-based high performance, ultra-low power CMOS charge pump for PLLs.
    Schober, Susan ; Choma, John
    In: Analog Integrated Circuits & Signal Processing, Jg. 89 (2016-12-01), Heft 3, S. 561-573
    Online academicJournal
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    A CMOS Frequency Doubler from the Analog Cosine Mapping Function.
    Gonzalez-Diaz, Victor R. ; Zamora-Mejia, Gregorio ; et al.
    In: Circuits, Systems & Signal Processing, Jg. 38 (2019-04-01), Heft 4, S. 1506-1519
    Online academicJournal
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    Design and performance of a robust 180 nm CMOS standalone VCO and the integrated PLL.
    Ren, Saiyu ; Emmert, John ; et al.
    In: Analog Integrated Circuits & Signal Processing, Jg. 68 (2011-09-01), Heft 3, S. 285-298
    Online academicJournal
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    An 80–84.8 GHz PLL with auto-tracking Miller divider for FMCW applications.
    Effendrik, Popong ; Chen, Wei-Zen
    In: Analog Integrated Circuits & Signal Processing, Jg. 118 (2024-03-01), Heft 3, S. 523-537
    Online academicJournal
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    A PLL based 12 GHz LO generator with digital phase control in 90 nm CMOS.
    Axholt, Andreas ; Sjöland, Henrik
    In: Analog Integrated Circuits & Signal Processing, Jg. 67 (2011-06-01), Heft 3, S. 309-318
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    Design of 0.35-ps RMS Jitter 4.4-5.6-GHz Frequency Synthesizer with Adaptive Frequency Calibration Using 55-nm CMOS Technology.
    Qiu, Yusong ; Zhao, Lei ; et al.
    In: Circuits, Systems & Signal Processing, Jg. 37 (2018-04-01), Heft 4, S. 1479-1504
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    A 5 GHz 90-nm CMOS all digital phase-locked loop.
    Lu, Ping ; Sjöland, Henrik
    In: Analog Integrated Circuits & Signal Processing, Jg. 66 (2011), Heft 1, S. 49-59
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    A charge pump with a 0.32 % of current mismatch for a high speed PLL.
    Lozada, Oscar ; Espinosa, Guillermo
    In: Analog Integrated Circuits & Signal Processing, Jg. 86 (2016-02-01), Heft 2, S. 321-326
    Online academicJournal
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    A new adaptive bandwidth, adaptive jitter frequency synthesizer using programmable charge pump circuit.
    Esmaeili Taheri, Hamidreza ; Ehsanian, Mehdi
    In: Analog Integrated Circuits & Signal Processing, Jg. 96 (2018-09-01), Heft 3, S. 373-384
    Online academicJournal
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    Design of a CMOS PFD-CP module for a PLL.
    ANUSHKANNAN, N. K. ; MANGALAM, H.
    In: Sādhanā: Academy Proceedings in Engineering Sciences, Jg. 40 (2015-06-01), Heft 4, S. 1105-1116
    Online academicJournal
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    Volltext (PDF)
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