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    An Ultra Low Power Integer-N PLL with a High-Gain Sampling Phase Detector for IOT Applications in 65 nm CMOS.
    Tavakoli, Javad ; Lavasani, Hossein Miri ; et al.
    In: Journal of Low Power Electronics & Applications, Jg. 13 (2023-12-01), Heft 4, S. 65-81
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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    Low power LC-voltage controlled oscillator with −140 dBc/Hz @ 1 MHz offset using on-chip inductor design in 0.13 µm RF-CMOS process for S-Band application.
    Balodi, Deepak ; Verma, Arunima ; et al.
    In: Circuit World, Jg. 46 (2020), Heft 1, S. 32-41
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
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    A 2.5–5.0-GHz Clock Multiplier With 3.2–4.5-mUI rms Jitter and 0.98–1.06 mW/GHz in 65-nm CMOS.
    Bandarupalli, Jaya Deepthi ; Saxena, Saurabh
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 69 (2022-09-01), Heft 9, S. 3714-3718
    Online academicJournal
    Zugriff:
    Volltext
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    Low Power LC-Quadrature VCO with Superior Phase Noise Performance in 0.13 µm RF-CMOS Process for Modern WLAN Application.
    Khan, Imran Ullah ; Balodi, Deepak ; et al.
    In: Circuits, Systems & Signal Processing, Jg. 41 (2022-05-01), Heft 5, S. 2522-2540
    Online academicJournal
    Zugriff:
    View record at Springer (Volltext)
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    Design and analysis of a low noise CMOS charge pump phase locked loop circuit.
    Chen, Yanbo ; Zhang, Shubin
    In: Modern Physics Letters B, Jg. 35 (2021-09-30), Heft 27, S. 1-11
    academicJournal
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    A Wide Frequency Range Low Jitter Integer PLL with Switch and Inverter Based CP in 0.18 μm CMOS Technology.
    Sahani, Jagdeep Kaur ; Singh, Anil ; et al.
    In: Journal of Circuits, Systems & Computers, Jg. 29 (2020-07-01), Heft 9, S. N.PAG- (22S.)
    academicJournal
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    UHF FRS 대역 CMOS PLL 주파수 합성기 설계. (Korean)
    이 정 진 ; 김 영 식
    In: Journal of Korean Institute of Electromagnetic Engineering & Science / Han-Guk Jeonjapa Hakoe Nonmunji, Jg. 28 (2017-12-01), Heft 12, S. 941-947
    academicJournal
    Wie komme ich dran?
  8. Detailansicht für Treffer 8 öffnen
    A CMOS 0.35-μm, 3.3-V PLL synthesizer for Bluetooth transmitter.
    Saad, Sehmi ; Mhiri, Mongia ; et al.
    In: 7th International Conference on Design & Technology of Integrated Systems in Nanoscale Era, 2012, S. 1-5
    Konferenz
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    A 42 mW 200 fs-Jitter 60 GHz Sub-Sampling PLL in 40 nm CMOS.
    Szortyka, Viki ; Shi, Qixian ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 50 (2015-09-01), Heft 9, S. 2025-2036
    Online academicJournal
    Zugriff:
    Volltext
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  10. Detailansicht für Treffer 10 öffnen
    A 0.35–0.5-V 18–152 MHz Digitally Controlled Relaxation Oscillator With Adaptive Threshold Calibration in 65-nm CMOS.
    Zhang, Yudong ; Rhee, Woogeun ; et al.
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 62 (2015-08-01), Heft 8, S. 736-740
    Online academicJournal
    Zugriff:
    Volltext
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  11. Detailansicht für Treffer 11 öffnen
    A 21–48 GHz Subharmonic Injection-Locked Fractional-N Frequency Synthesizer for Multiband Point-to-Point Backhaul Communications.
    Li, Alvin ; Zheng, Shiyuan ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 49 (2014-08-01), Heft 8, S. 1785-1799
    Online academicJournal
    Zugriff:
    Volltext
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  12. Detailansicht für Treffer 12 öffnen
    On the VCO/Frequency Divider Interface in Cryogenic CMOS PLL for Quantum Computing Applications.
    Gira, Gabriele ; Ferraro, Elena ; et al.
    In: Electronics (2079-9292), Jg. 10 (2021-10-01), Heft 19, S. 2404-2404
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
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  13. Detailansicht für Treffer 13 öffnen
    A 57.9-to-68.3 GHz 24.6 mW Frequency Synthesizer With In-Phase Injection-Coupled QVCO in 65 nm CMOS Technology.
    Yi, Xiang ; Boon, Chirn Chye ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 49 (2014-02-01), Heft 2, S. 347-359
    Online academicJournal
    Zugriff:
    Volltext
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  14. Detailansicht für Treffer 14 öffnen
    15 GHz quadrature voltage controlled oscillator in 130 nm CMOS technology.
    Lucchi, Paolo ; Dermit, Davide ; et al.
    In: International Journal of Microwave & Wireless Technologies, Jg. 3 (2011-11-01), Heft 6, S. 627-631
    academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    A W-band divider-less cascading frequency synthesizer with push-push ×4 frequency multiplier and sampling PLL in 65nm CMOS.
    Ye, Le ; Wang, Yixiao ; et al.
    In: 2012 IEEE/MTT-S International Microwave Symposium Digest, 2012, S. 1-3
    Konferenz
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  16. Detailansicht für Treffer 16 öffnen
    A Low Phase Noise, Wideband and Compact CMOS PLL for Use in a Heterodyne 802.15.3c Transceiver.
    Murphy, David ; Gu, Qun Jane ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 46 (2011-06-01), Heft 7, S. 1606-1617
    Online academicJournal
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  17. Detailansicht für Treffer 17 öffnen
    A 5.42~6.28 GHz Type-II PLL with Dead-Zone Programmability and Charge Pump Mismatch Trimming.
    Kang, Li ; Lv, Juncai ; et al.
    In: Electronics (2079-9292), Jg. 11 (2022-12-15), Heft 24, S. 4153-4162
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  18. Detailansicht für Treffer 18 öffnen
    A 0.35-V 240-μW Fast-Lock and Low-Phase-Noise Frequency Synthesizer for Implantable Biomedical Applications.
    Wang, Shih-Hsing ; Hung, Chung-Chih
    In: IEEE Transactions on Biomedical Circuits & Systems, Jg. 13 (2019-12-01), Heft 6, S. 1759-1770
    Online academicJournal
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  19. Detailansicht für Treffer 19 öffnen
    A 900MHz GFSK and 16-FSK TX Achieving Up to 63.9% TX Efficiency and 76.2% PA Efficiency via a DC-DC-Powered Class-D VCO and a Class-E PA.
    Nikoofard, Ali ; Mercier, Patrick P.
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 69 (2022-09-01), Heft 9, S. 3739-3743
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    Impact of Sleepy Stack MOSFETs in CS-VCO on Phase Noise and Lock Performance of PLL.
    Dharani, Buddha ; Nanda, Umakanta
    In: SILICON (1876990X), Jg. 14 (2022-08-01), Heft 12, S. 6599-6610
    Online academicJournal
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