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    Modeling of the degradation of CMOS inverters under pulsed stress conditions from ‘on-the-fly’ measurements
    Nafria, M. ; Rodriguez, Rosana ; et al.
    2021
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    Recent progresses of NMOS and CMOS logic functions based on two-dimensional semiconductors
    Kong, Lingan ; Chen, Yang ; et al.
    In: Nano Research, Jg. 14 (2020-07-25), S. 1768-1783
    Online unknown
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    Comprehensive n- and pMOSFET Channel Material Benchmarking and Analysis of CMOS Performance Metrics Considering Quantum Transport and Carrier Scattering Effects
    Kim, Raseong ; Young, Ian A. ; et al.
    In: IEEE Journal of the Electron Devices Society, Jg. 8 (2020), S. 505-523
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    Transistor Width Effect on the Power Supply Voltage Dependence of α-SER in CMOS 6T SRAM
    Alheyasat, A. ; Torrens, G. ; et al.
    In: IEEE Transactions on Nuclear Science, Jg. 67 (2020-05-01), S. 811-817
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    A Dual-Mode Nested Rectifier for Ambient Wireless Powering in CMOS Technology
    Kosel, Jurgen ; Salama, Khaled N. ; et al.
    In: IEEE Transactions on Microwave Theory and Techniques, Jg. 68 (2020-05-01), S. 1754-1762
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    Sizing of the CMOS 6T‐SRAM cell for NBTI ageing mitigation
    Chenouf, Amel ; Bentarzi, Hamid ; et al.
    In: IET Circuits, Devices & Systems, Jg. 14 (2020-04-30), S. 555-561
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    Optimization Design on Active Guard Ring to Improve Latch-Up Immunity of CMOS Integrated Circuits
    Ker, Ming-Dou ; Chen, Chun-Cheng
    In: IEEE Transactions on Electron Devices, Jg. 66 (2019-04-01), S. 1648-1655
    Online unknown
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    Study and Verification on the Latch-Up Path Between I/O pMOS and N-Type Decoupling Capacitors in 0.18-$\mu$ m CMOS Technology
    Ker, Ming-Dou ; Chen, Chun-Cheng
    In: IEEE Transactions on Device and Materials Reliability, Jg. 19 (2019-06-01), S. 445-451
    Online unknown
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    Low power and high speed design issues of CMOS Hamming code generation and error detection circuit at 22 nm and 16 nm channel length of MOS transistor
    Sarkar, Angsuman ; De, Debashis ; et al.
    In: Microsystem Technologies, Jg. 27 (2018-09-22), S. 601-612
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    A Sub-Threshold Differential CMOS Schmitt Trigger with Adjustable Hysteresis Based on Body Bias Technique
    Hamedi-Hagh, Sotoudeh ; Amiri, Parviz ; et al.
    In: Electronics, 2020-05-14
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    Intrinsic ESD robustness on new high voltage N/PMOS devices in 28 nm FDSOI UTBB CMOS technology through TLP/VFTLP characterizations
    Jacquier, Blaise ; Haendler, Sebastien ; et al.
    In: Microelectronics Reliability, Jg. 126 (2021-11-01), S. 114370-114370
    Online unknown
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  12. Detailansicht für Treffer 12 öffnen
    An Electrical Model for Nanometer CMOS Device Stress Effect in Design and Simulation of Analog Reference Circuits
    Wang, Dong ; Pak Kwong Chan
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-05-01), S. 958-968
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    Silicon nanowire CMOS NOR logic gates featuring one-volt operation on bendable substrates
    Kim, Sangsig ; Moon, Jeongje ; et al.
    In: Nano Research, Jg. 11 (2018-05-01), S. 2625-2631
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    Prototyping of an All-pMOS-Based Cross-Coupled Voltage Multiplier in Single-Well CMOS Technology for Energy Harvesting Utilizing a Gastric Acid Battery
    Miyaguchi, Hiroshi ; Nakamura, Tsutomu ; et al.
    In: Electronics, Jg. 8 (2019-07-01), Heft 7
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  15. Detailansicht für Treffer 15 öffnen
    Layout-based mitigation of single-event transient for monolithic 3D CMOS integrated circuits
    Yang, Can ; Wang, Guoqing ; et al.
    In: Microelectronics Reliability, Jg. 126 (2021-11-01), S. 114210-114210
    Online unknown
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  16. Detailansicht für Treffer 16 öffnen
    A 290-mV, 3.34-MHz, 6T SRAM With pMOS Access Transistors and Boosted Wordline in 65-nm CMOS Technology
    Sachdev, Manoj ; Nabavi, Morteza
    In: IEEE Journal of Solid-State Circuits, Jg. 53 (2018-02-01), S. 656-667
    Online unknown
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  17. Detailansicht für Treffer 17 öffnen
    The design and analysis of dual control voltages delay cell for low power and wide tuning range ring oscillators in 65 nm CMOS technology for CDR applications
    Tajabadi, Mehrnaz ; Saneei, Mohsen ; et al.
    In: AEU - International Journal of Electronics and Communications, Jg. 82 (2017-12-01), S. 406-412
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    GateRL: Automated Circuit Design Framework of CMOS Logic Gates Using Reinforcement Learning
    Nam, Hyoungsik ; Lee, Junhee ; et al.
    In: Electronics, Jg. 10 (2021-04-26), S. 1032-1032
    Online unknown
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    nMOS Transistor Location Adjustment for N-Hit Single-Event Transient Mitigation in 65-nm CMOS Bulk Technology
    Zhenyu, Wu ; Chen, Shuming
    In: IEEE Transactions on Nuclear Science, Jg. 65 (2018), S. 418-425
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    Low Power Differential CMOS Schmitt Trigger with Adjustable Hysteresis
    Oza, Shruti ; Rachna Dhaval Jani
    In: Advances in Electrical and Electronic Engineering, Jg. 15 (2017), Heft 5, S. 815-823
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