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    Intrinsic ESD robustness on new high voltage N/PMOS devices in 28 nm FDSOI UTBB CMOS technology through TLP/VFTLP characterizations
    Jacquier, Blaise ; Haendler, Sebastien ; et al.
    In: Microelectronics Reliability, Jg. 126 (2021-11-01), S. 114370-114370
    Online unknown
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    Layout-based mitigation of single-event transient for monolithic 3D CMOS integrated circuits
    Yang, Can ; Wang, Guoqing ; et al.
    In: Microelectronics Reliability, Jg. 126 (2021-11-01), S. 114210-114210
    Online unknown
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    Strain engineering for bumping over IPs: Numerical investigations of thermo-mechanical stress induced mobility variations for CMOS 32nm and beyond
    Jaouen, Herve ; Gallois-Garreignot, Sebastien ; et al.
    In: Microelectronics Reliability, Jg. 53 (2013-02-01), S. 229-235
    Online unknown
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    Secondary ESD clamp circuit for CDM protection of over 6Gbit/s SerDes application in 40nm CMOS
    Okushima, Mototsugu ; Tsuruta, Junji
    In: Microelectronics Reliability, Jg. 53 (2013-02-01), S. 215-220
    Online unknown
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    Improving the yield and reliability of the bulk-silicon HV-CMOS by adding a P-well
    Shi, Longxing ; Sun, Weifeng
    In: Microelectronics Reliability, Jg. 45 (2005), S. 185-190
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    Failure analysis and solutions to overcome latchup failure event of a power controller IC in bulk CMOS technology
    Chen, Shih-Hung ; Ker, Ming-Dou
    In: Microelectronics Reliability, Jg. 46 (2006-07-01), S. 1042-1049
    Online unknown
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    Trends and challenges to ESD and Latch-up designs for nanometer CMOS technologies
    Boselli, Gianluca ; Duvvury, Charvaka
    In: Microelectronics Reliability, Jg. 45 (2005-09-01), S. 1406-1414
    Online unknown
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    Optimization of HfSiON using a design of experiment (DOE) approach on 0.45V Vt Ni-FUSI CMOS transistors
    Verbeeck, Rita ; Date, L. ; et al.
    In: Microelectronics Reliability, Jg. 47 (2007-04-01), S. 521-524
    Online unknown
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    Impact of gate oxide nitridation process on 1/f noise in 0.18 μm CMOS
    Decoutere, Stefaan ; M. Da Rold ; et al.
    In: Microelectronics Reliability, Jg. 41 (2001-12-01), S. 1933-1938
    Online unknown
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    Anomalous latchup failure induced by on-chip ESD protection circuit in a high-voltage CMOS IC product
    Lin, I-Cheng ; Ker, Ming-Dou ; et al.
    In: Microelectronics Reliability, Jg. 43 (2003-08-01), S. 1295-1301
    Online unknown
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    Electrostatic discharge (ESD) protection for CMOS output buffers in scaled-down VLSI technology
    Ker, Ming-Dou
    In: Microelectronics Reliability, Jg. 38 (1998-04-01), S. 619-639
    Online unknown
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    Threshold voltage degradation in plasma-damaged CMOS transistors — Role of electron and hole traps related to charging damage
    Chan, Y.D. ; Viswanathan, Chand R. ; et al.
    In: Microelectronics Reliability, Jg. 36 (1996-11-01), S. 1627-1630
    Online unknown
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    An investigation of hot carrier effects in submicron CMOS integrated circuits
    Rakkhit, Rajat ; Fang, Peng ; et al.
    In: Microelectronics Reliability, Jg. 33 (1993-09-01), S. 1713-1727
    Online unknown
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    Substrate-engineered GGNMOS for low trigger voltage ESD in 65nm CMOS process
    Zhu, Kehan ; Miao, Meng ; et al.
    In: Microelectronics Reliability, Jg. 51 (2011-12-01), S. 2124-2128
    Online unknown
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    CMOS integrated circuit reliability
    Comizzoli, R. B. ; Schnable, George L.
    In: Microelectronics Reliability, Jg. 21 (1981), S. 33-50
    Online unknown
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    Soft error hardened voltage bootstrapped Schmitt trigger design for reliable circuits
    Santosh Kumar Vishvakarma ; Rana Sagar Kumar ; et al.
    In: Microelectronics Reliability, Jg. 117 (2021-02-01), S. 114013-114013
    Online unknown
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    Reliability analysis of spin transfer torque based look up tables under process variations and NBTI aging
    Kuttappa, Ragh ; Homayoun, Houman ; et al.
    In: Microelectronics Reliability, Jg. 62 (2016-07-01), S. 156-166
    Online unknown
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    The total ionizing dose response of a DSOI 4Kb SRAM
    Wu, Jianfei ; Han, Zhengsheng ; et al.
    In: Microelectronics Reliability, 2017-09-01, S. 714-718
    Online unknown
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    Soft error hardening enhancement analysis of NBTI tolerant Schmitt trigger circuit
    Ambika Prasad Shah ; Sharma, Vishal ; et al.
    In: Microelectronics Reliability, Jg. 107 (2020-04-01), S. 113617-113617
    Online unknown
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    NBTI stress delay sensitivity analysis of reliability enhanced Schmitt trigger based circuits
    Ambika Prasad Shah ; Cotofana, Sorin ; et al.
    In: Microelectronics Reliability, Jg. 102 (2019-11-01), S. 113391-113391
    Online unknown
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