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    A Highly-Efficient Technique for Reducing Soft Errors in Static CMOS Circuits : International conference on computer design; ICCD 2004; VLSI in computers and processors
    Krishnamohan, S. ; Mahapatra, N.
    In: IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN, ISSN 1063-6404; 2004, 2004, S. 126-131
    Konferenz
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    A Fast Global Gate Collapsing Technique for High Performance Designs using Static CMOS and Pass Transistor Logic : Computer design
    Jiang, Y. ; Sapatnekar, S. S. ; et al.
    In: IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN, , S. 276-285
    Konferenz
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    On Short Circuit Power Estimation of CMOS Inverters : Computer design
    Wang, Q. ; Vrudhula, S. B. K.
    In: IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN, , S. 70-75
    Konferenz
    Wie komme ich dran?
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    Critical Voltage Transition Logic: An Ultrafast CMOS Logic Family : Computer design
    Zhu, Z. ; Carlson, B. S.
    In: IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN, , S. 732-739
    Konferenz
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    Optimizing CMOS Implementations of C-element : Computer design
    Shams, M. ; Ebergen, J. C. ; et al.
    In: IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN, , S. 700-705
    Konferenz
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    A 400 MHz, 144Kb CMOS ROM MACRO for an IBM S/390-Class Microprocessor : Computer design
    Tuminaro, A.
    In: IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN, , S. 253-257
    Konferenz
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    High Performance CMOS Circuit Techniques for the G-4 S/390 Microprocessor : Computer design
    Warnock, J. ; Sigal, L. ; et al.
    In: IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN, , S. 247-252
    Konferenz
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    A High-Frequency Custom CMOS S/390 Microprocessor : Computer design
    Webb, C. F. ; Liptay, J. S.
    In: IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN, , S. 241-246
    Konferenz
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    CMOS Gate Delay Models for General RLC Loading : Computer design
    Arunachalam, R. ; Dartu, F. ; et al.
    In: IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN, , S. 224-231
    Konferenz
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  10. Detailansicht für Treffer 10 öffnen
    Comparison between nMOS Pass-Transistor logic style vs. CMOS Complementary Cells : Computer design
    Mehrotra, R. ; Pedram, M. ; et al.
    In: IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN, , S. 130-135
    Konferenz
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  11. Detailansicht für Treffer 11 öffnen
    A CMOS Wave-pipelined Image Processor for Real-time Morphology : Computer design: VLSI in computers and processors
    Krishnamurthy, R. K. ; Sridhar, R.
    In: IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN, , S. 638-643
    Konferenz
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  12. Detailansicht für Treffer 12 öffnen
    A CMOS Gate Array with Dynamic-Termination GTL I/O Circuits : Computer design: VLSI in computers and processors
    Kudoh, J. ; Takahashi, T. ; et al.
    In: IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN, , S. 25-29
    Konferenz
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  13. Detailansicht für Treffer 13 öffnen
    Techniques for Fast CMOS-based Conditional Sum Adders : Computer design: VLSI in computers and processors
    Lindkvist, H. ; Anderson, P.
    In: IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN, , S. 626-635
    Konferenz
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  14. Detailansicht für Treffer 14 öffnen
    Improving CMOS Speed at Low Supply Voltages : Computer design: VLSI in computers and processors
    Lin, H. D. ; Yan, R. H. ; et al.
    In: IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN, , S. 618-621
    Konferenz
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  15. Detailansicht für Treffer 15 öffnen
    A Parallel CMOS 2's Complement Multiplier Based on 5:3 Counter : Computer design: VLSI in computers and processors
    Guan, Z. ; Thomson, P. ; et al.
    In: IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN, , S. 298-301
    Konferenz
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    A New Asynchronous Multiplier Using Enable/Disable CMOS Differential Logic : Computer design: VLSI in computers and processors
    De Angel, E. ; Swartzlander, E. ; et al.
    In: IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN, , S. 302-305
    Konferenz
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    Efficient Timing Analysis for CMOS Circuits Considering Data Dependent Delays : Computer design: VLSI in computers and processors
    Sun, S. Z. ; Du, D. H. C. ; et al.
    In: IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN, , S. 156-159
    Konferenz
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    A Logic-Level Model for -̉Particle Hits in CMOS Circuits : VLSI in computers and processors
    Cha, H. ; Patel, J. H.
    In: IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN, , S. 538-542
    Konferenz
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    A Novel Clock Distribution System for CMOS VLSI : VLSI in computers and processors
    Ishibashi, K. ; Hayashi, T. ; et al.
    In: IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN, , S. 289-293
    Konferenz
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    A 400 MHz Wave-Pipelined 8 x 8-Bit Multiplier in CMOS Technology : VLSI in computers and processors
    Ghosh, D. ; Nandy, S. K.
    In: IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN, , S. 198-201
    Konferenz
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