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    Design Tradeoffs for a CT-ΔΣ ADC With Hybrid Active–Passive Filter and FIR DAC in 40-nm CMOS
    Mukherjee, A. ; Tang, X. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 3 (2020), S. 214-217
    Online academicJournal
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    A 0.2-V 30-MS/s 11b-ENOB Open-Loop VCO-Based ADC in 28-nm CMOS
    Nguyen, V. ; Schembari, F. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 1 (2018-09-01), Heft 9, S. 190-193
    Online academicJournal
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    Volltext
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    An Adaptive-Resolution Quasi-Level-Crossing-Sampling ADC Based on Residue Quantization in 28-nm CMOS
    Wang, H. ; Schembari, F. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 1 (2018-08-01), Heft 8, S. 178-181
    Online academicJournal
    Zugriff:
    Volltext
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    A Dynamic Power-Only Compute-in-Memory Macro With Power-of-Two Nonlinear SAR ADC for Nonvolatile Ferroelectric Capacitive Crossbar Array
    Yeo, I. ; He, W. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 7 (2024), S. 70-73
    Online academicJournal
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    Volltext
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    A Hybrid Continuous-Time Incremental and SAR Two-Step ADC With 90.5-dB DR Over 1-MHz BW
    Wang, Y. ; Dey, S. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 5 (2022), S. 122-125
    Online academicJournal
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    Wie komme ich dran?
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    A Coarse-Fine VCO-ADC for MEMS Microphones With Sampling Synchronization by Data Scrambling
    Quintero, A. ; Buffa, C. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 3 (2020), S. 29-32
    Online academicJournal
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    Volltext
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    A 250-Mb/s Direct Phase Modulator With −42.4-dB EVM Based on a 14-GHz Digital PLL
    Cherniak, D. ; Mercandelli, M. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 3 (2020), S. 126-129
    Online academicJournal
    Zugriff:
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  8. Detailansicht für Treffer 8 öffnen
    A Hybrid-PLL (ADPLL/Charge-Pump PLL) Using Phase Realignment With 0.6-us Settling, 0.619-ps Integrated Jitter, and −240.5-dB FoM in 7-nm FinFET
    Tsai, T. ; Sheen, R. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 3 (2020), S. 174-177
    Online academicJournal
    Zugriff:
    Volltext
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  9. Detailansicht für Treffer 9 öffnen
    An Input Insensitive Quantization Error Extraction Circuit for 8-MHz-BW 79-dB-DR CT MASH Delta–Sigma ADC With Multi-rate LMS-Based Background Calibration
    Fukazawa, M. ; Fujiwara, M. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 3 (2020), S. 398-401
    Online academicJournal
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  10. Detailansicht für Treffer 10 öffnen
    A 3.2-to-3.8 GHz Harmonic-Mixer-Based Dual-Feedback Fractional-N PLL Achieving -65 dBc In-Band Fractional Spur
    Osada, M. ; Xu, Z. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 3 (2020), S. 534-537
    Online academicJournal
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  11. Detailansicht für Treffer 11 öffnen
    A 1.25 MS/s Two-Step Incremental ADC With 100-dB DR and 110-dB SFDR
    Katayama, T. ; Miyashita, S. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 1 (2018-11-01), Heft 11, S. 207-210
    Online academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    A 2.7- $\mu$ W Neuromodulation AFE With 200 mVpp Differential-Mode Stimulus Artifact Canceler Including On-Chip LMS Adaptation
    Jung, S. ; Kwon, P. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 1 (2018-10-01), Heft 10, S. 194-197
    Online academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    A Highly Digital Second-Order Oversampling TDC
    Tannirkulam Chandrasekaran, S. ; Jayaraj, A. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 1 (2018-05-01), Heft 5, S. 114-114
    Online academicJournal
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    A Subranging-Based Nonuniform Sampling ADC With Sampling Event Filtering
    Wu, T. ; Chen, M.S.
    In: IEEE Solid-State Circuits Letters, Jg. 1 (2018-04-01), Heft 4, S. 78-78
    Online academicJournal
    Zugriff:
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