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    A Fully-Digital Variation-Tolerant Runtime Detector for PCB-Level Probing Attack in a 28-nm CMOS
    Li, M. ; Yang, Y. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 6 (2023), S. 245-248
    Online academicJournal
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    A Reconfigurable CMOS Ising Machine With Three-Body Spin Interactions for Solving Boolean Satisfiability With Direct Mapping
    Su, Y. ; Kim, T.T. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 6 (2023), S. 221-224
    Online academicJournal
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    Volltext
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    Processing-In-Memory-Based On-Chip Learning With Spike-Time-Dependent Plasticity in 65-nm CMOS
    Kim, D. ; She, X. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 3 (2020), S. 278-281
    Online academicJournal
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    A Flexible Precision Multi-Format In-Memory Vector Matrix Multiplication Engine in 65 nm CMOS With RF Machine Learning Support
    Mukherjee, M. ; Long, Y. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 3 (2020), S. 450-453
    Online academicJournal
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    A 2.6 TOPS/W 16-Bit Fixed-Point Convolutional Neural Network Learning Processor in 65-nm CMOS
    Yin, S. ; Seo, J.
    In: IEEE Solid-State Circuits Letters, Jg. 3 (2020), S. 13-16
    Online academicJournal
    Zugriff:
    Volltext
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    A 2.9–33.0 TOPS/W Reconfigurable 1-D/2-D Compute-Near-Memory Inference Accelerator in 10-nm FinFET CMOS
    Sumbul, H.E. ; Chen, G.K. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 3 (2020), S. 118-121
    Online academicJournal
    Zugriff:
    Volltext
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    Cache Resiliency Techniques for a Low-Voltage RISC-V Out-of-Order Processor in 28-nm CMOS
    Chiu, P. ; Celio, C. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 1 (2018-12-01), Heft 12, S. 229-232
    Online academicJournal
    Zugriff:
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    10-nm SRAM Design Using Gate-Modulated Self-Collapse Write-Assist Enabling 175-mV VMIN Reduction With Negligible Active Power Overhead
    Guo, Z. ; Wiedemer, J. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 4 (2021), S. 6-9
    Online academicJournal
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    Volltext
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    SRAM-Based Computing-in-Memory Macro With Fully Parallel One-Step Multibit Computation
    Choi, E.J. ; Choi, I. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 5 (2022), S. 234-237
    Online academicJournal
    Zugriff:
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    CryoMem: A 4–300-K 1.3-GHz Hybrid 2T-Gain-Cell-Based eDRAM Macro in 28-nm Logic Process for Cryogenic Applications
    Saligram, R. ; Datta, S. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 4 (2021), S. 194-197
    Online academicJournal
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    Transposable 9T-SRAM Computation-In-Memory for on-Chip Learning With Probability-Based Single-Slope SAR Hybrid ADC for Edge Devices
    Jo, Y. ; Zhang, X. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 6 (2023), S. 81-84
    Online academicJournal
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    Configurable and High-Throughput CIM SRAM for Boolean Logic Operation With 321 GOPS/kb and 164395.6 GOPS/mm2
    Lin, Z. ; Jin, Q. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 6 (2023), S. 153-156
    Online academicJournal
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    VideoTime3: A 40-uJ/frame 38 FPS Video Understanding Accelerator With Real-Time DiffFrame Temporal Redundancy Reduction and Temporal Modeling
    Wang, M. ; Lin, Y. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 6 (2023), S. 169-172
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    A Logic Fully Comparable Single-Supply Capacitor-Less 1-FinFET-1-Source-Channel-Drain-Diode (1T1D) Embedded DRAM MACRO in 16-nm FinFET
    Hsieh, E.R. ; Huang, C.F. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 6 (2023), S. 249-252
    Online academicJournal
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    Systolic-RAM: Scalable Direct Convolution Using In-Memory Data Movement
    Rohan, J.N. ; Kulkarni, J.P.
    In: IEEE Solid-State Circuits Letters, Jg. 5 (2022), S. 142-145
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    IMPULSE: A 65-nm Digital Compute-in-Memory Macro With Fused Weights and Membrane Potential for Spike-Based Sequential Learning Tasks
    Agrawal, A. ; Ali, M. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 4 (2021), S. 137-140
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    A High-Throughput Energy–Area-Efficient Computing-in-Memory SRAM Using Unified Charge-Processing Network
    Hsu, Y. ; Yao, C. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 4 (2021), S. 146-149
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    A 3.2-GHz Quadrature Error Corrector for DRAM Transmitters, Using Replica Serializers and Pulse-Shrinking Delay Lines
    Ko, H. ; Hyun, C. ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 3 (2020), S. 38-41
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    0.23-V Sample-Boost-Latch-Based Offset Tolerant Sense Amplifier
    Patel, D. ; Sachdev, M.
    In: IEEE Solid-State Circuits Letters, Jg. 1 (2018), Heft 1, S. 6-6
    Online academicJournal
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