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    VAET-STT: Variation Aware STT-MRAM Analysis and Design Space Exploration Tool.
    Mohanachandran Nair, Sarath ; Bishnoi, Rajendra ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 37 (2018-07-01), Heft 7, S. 1396-1407
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    A 140-mV Variation-Tolerant Deep Sub-Threshold SRAM in 65-nm CMOS.
    Sarfraz, Khawar ; He, Jin ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 52 (2017-08-01), Heft 8, S. 2215-2220
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    A 500 fW/bit 14 fJ/bit-access 4kb standard-cell based sub-VT memory in 65nm CMOS.
    Meinerzhagen, Pascal ; Andersson, Oskar ; et al.
    In: 2012 Proceedings of the ESSCIRC (ESSCIRC), 2012, S. 321-324
    Konferenz
    Wie komme ich dran?
  4. Detailansicht für Treffer 4 öffnen
    Embedded SRAM ring oscillator for in-situ measurement of NBTI and PBTI degradation in CMOS 6T SRAM array.
    Tsai, Ming-Chien ; Lin, Yi-Wei ; et al.
    In: Proceedings of Technical Program of 2012 VLSI Design, Automation & Test, 2012, S. 1-4
    Konferenz
    Wie komme ich dran?
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    Emerging CMOS and beyond CMOS technologies for an ultra-low power 3D world.
    Kang, CY ; Ang, KW ; et al.
    In: 2012 IEEE International Conference on IC Design & Technology, 2012, S. 1-4
    Konferenz
    Wie komme ich dran?
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    A Design-Oriented Soft Error Rate Variation Model Accounting for Both Die-to-Die and Within-Die Variations in Submicrometer CMOS SRAM Cells.
    Mostafa, Hassan ; Anis, Mohab ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 57 (2010-06-01), Heft 6, S. 1298-1311
    Online serialPeriodical
    Zugriff:
    Volltext
    Wie komme ich dran?
  7. Detailansicht für Treffer 7 öffnen
    Experimental evaluation of Physically Unclonable Functions in 65 nm CMOS.
    Maes, Roel ; Rozic, Vladimir ; et al.
    In: 2012 Proceedings of the ESSCIRC (ESSCIRC), 2012, S. 486-489
    Konferenz
    Wie komme ich dran?
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    Impacts of NBTI/PBTI on Timing Control Circuits and Degradation Tolerant Design in Nanoscale CMOS SRAM.
    Yang, Hao I. ; Yang, Shyh-Chyi ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 58 (2011-06-01), Heft 6, S. 1239-1251
    Online serialPeriodical
    Zugriff:
    Volltext
    Wie komme ich dran?
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    Two-Dimensional Markov Chain Analysis of Radiation-Induced Soft Errors in Subthreshold Nanoscale CMOS Devices.
    Jannaty, Pooya ; Sabou, Florian C. ; et al.
    In: IEEE Transactions on Nuclear Science, Jg. 57 (2010-12-15), Heft 6, S. 3768-3774
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    A Comprehensive Framework for Parametric Failure Modeling and Yield Analysis of STT-MRAM.
    Nair, Sarath Mohanachandran ; Bishnoi, Rajendra ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019-07-01), Heft 7, S. 1697-1710
    Online academicJournal
    Zugriff:
    Volltext
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  11. Detailansicht für Treffer 11 öffnen
    Field-Free 3T2SOT MRAM for Non-Volatile Cache Memories.
    Wu, Bi ; Wang, Chao ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 67 (2020-12-01), Heft 12, S. 4660-4669
    Online serialPeriodical
    Zugriff:
    Volltext
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  12. Detailansicht für Treffer 12 öffnen
    A Reliable 8T SRAM for High-Speed Searching and Logic-in-Memory Operations.
    Chen, Jian ; Zhao, Wenfeng ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-06-01), Heft 6, S. 769-780
    Online academicJournal
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    A 6T SRAM Based Two-Dimensional Configurable Challenge-Response PUF for Portable Devices.
    Lu, Lu ; Yoo, Taegeun ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 69 (2022-06-01), Heft 6, S. 2542-2552
    Online serialPeriodical
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  14. Detailansicht für Treffer 14 öffnen
    A Dual-Domain Dynamic Reference Sensing for Reliable Read Operation in SOT-MRAM.
    Kim, Jooyoon ; Jang, Yunho ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 69 (2022-05-01), Heft 5, S. 2049-2059
    Online serialPeriodical
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    Persistent and Nonpersistent Error Optimization for STT-RAM Cell Design.
    Zhang, Yaojun ; Yan, Bonan ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 36 (2017-07-01), Heft 7, S. 1181-1192
    Online academicJournal
    Zugriff:
    Volltext
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  16. Detailansicht für Treffer 16 öffnen
    Bias-Induced Healing of V\text {min} Failures in Advanced SRAM Arrays.
    Mann, Randy W. ; Mcmahon, William ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-02-01), Heft 2, S. 660-669
    Online academicJournal
    Zugriff:
    Volltext
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    Normally-Off Computing and Checkpoint/Rollback for Fast, Low-Power, and Reliable Devices.
    Senni, Sophiane ; Torres, Lionel ; et al.
    In: IEEE Magnetics Letters, Jg. 8 (2017), S. 1-5
    Online academicJournal
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    Volltext
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    A High Reliability Sense Amplifier for Computing In-Memory with STT-MRAM.
    Zhang, Li ; Tang, Hualian ; et al.
    In: SPIN (2010-3247), Jg. 10 (2020-06-01), Heft 2, S. N.PAG- (12S.)
    academicJournal
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    Overview of Bias Temperature Instability in Scaled DRAM Logic for Memory Transistors.
    O'Sullivan, B. J. ; Ritzenthaler, R. ; et al.
    In: IEEE Transactions on Device & Materials Reliability, Jg. 20 (2020-06-01), Heft 2, S. 258-268
    Online academicJournal
    Zugriff:
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    A Study of Read Margin Enhancement for 3T2R Nonvolatile TCAM Using Adaptive Bias Training.
    Min, Jisu ; Kim, Cheol ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019-08-01), Heft 8, S. 1840-1850
    Online academicJournal
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