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    Bias temperature instability in scaled CMOS technologies: A circuit perspective
    Kerber, Andreas ; Nigam, T.
    In: Microelectronics Reliability, Jg. 81 (2018-02-01), S. 31-40
    Online unknown
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    PVT variations aware low leakage INDEP approach for nanoscale CMOS circuits
    Raj, Balwinder ; Vijay Kumar Sharma ; et al.
    In: Microelectronics Reliability, Jg. 54 (2014), S. 90-99
    Online unknown
    Zugriff:
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    Design of CMOS logic gates with enhanced robustness against aging degradation
    V. Dal Bem ; Ribas, Renato P. ; et al.
    In: Microelectronics Reliability, Jg. 52 (2012-09-01), S. 1822-1826
    Online unknown
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  4. Detailansicht für Treffer 4 öffnen
    ESD protection methodology for deep-sub-micron CMOS
    Groeseneken, Guido ; Maes, Herman ; et al.
    In: Microelectronics Reliability, Jg. 38 (1998-06-01), S. 997-1007
    Online unknown
    Zugriff:
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  5. Detailansicht für Treffer 5 öffnen
    Simulation of partially and near fully depleted SOI MOSFET devices and circuits using SPICE compatible physical subcircuit model
    Osman, Ashraf A. ; Imam, Mohamed A. ; et al.
    In: Microelectronics Reliability, Jg. 44 (2004), S. 53-63
    Online unknown
    Zugriff:
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sm 576 - 768
md 768 - 992
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