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    A Low Jitter Digital Loop CDR Based 8–16 Gbps SerDes in 65 nm CMOS Technology
    Sen, Souradip ; Upadhyaya, Utkarsh ; et al.
    In: 2021 34th International Conference on VLSI Design and 2021 20th International Conference on Embedded Systems (VLSID), 2021-02-01, S. 216-221
    Konferenz
    Wie komme ich dran?
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    Power efficient dual dynamic flip-flop design featuring embedded logic using CMOS technology
    Tirpude, Sonal D. ; Karule, P. T.
    In: 2015 International Conference on Communications and Signal Processing (ICCSP), 2015-04-01, S. 1603-1607
    Konferenz
    Wie komme ich dran?
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    A 640×480 Indirect Time-of-Flight CMOS Image Sensor with 4-tap 7-μm Global-Shutter Pixel and Fixed-Pattern Phase Noise Self-Compensation Scheme
    Keel, Min-Sun ; Jin, Young-Gu ; et al.
    In: 2019 Symposium on VLSI Circuits, 2019-06-01, S. 2
    Konferenz
    Wie komme ich dran?
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    A 126 μW Readout Circuit in 65 nm CMOS With Successive Approximation-Based Thresholding for Domain Wall Magnet-Based Random Number Generator
    Narasimman, G. ; Basu, J. ; et al.
    In: IEEE Sensors Journal, Jg. 20 (2020-07-15), Heft 14, S. 7810-7818
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    A 0.11mm2 164dB-FOM 0.18μm CMOS pipelined ADC with novel passive amplification
    Oshima, Takashi ; Yamawaki, Taizo ; et al.
    In: ESSCIRC 2017 - 43rd IEEE European Solid State Circuits Conference, 2017-09-01, S. 135-138
    Konferenz
    Wie komme ich dran?
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    Improvement of noise tolerance analysis in deep-submicron low voltage dynamic CMOS logic circuits
    Pattanaik, Manisha ; Khan, Fazal Rahim ; et al.
    In: 2010 International Conference on Electronic Devices, Systems and Applications, 2010-04-01, S. 48-53
    Konferenz
    Wie komme ich dran?
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    Area and power analysis of adiabatic 2×1 multiplexer design on 65nm CMOS technology
    Sharma, Anjali ; Sohal, Harsh ; et al.
    In: 2016 5th International Conference on Wireless Networks and Embedded Systems (WECON), 2016-10-01, S. 1-6
    Konferenz
    Wie komme ich dran?
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    409ps 4.7 FO4 64b adder based on output prediction logic in 0.18um CMOS
    Sun, Sheng ; Han, Yi ; et al.
    In: IEEE Computer Society Annual Symposium on VLSI: New Frontiers in VLSI Design (ISVLSI'05), 2005, S. 52-58
    Konferenz
    Wie komme ich dran?
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    Low power sequential circuits using improved clocked adiabatic logic in 180nm CMOS processes
    Gautam, Monika ; Nirmal, Uma ; et al.
    In: 2016 International Conference on Research Advances in Integrated Navigation Systems (RAINS), 2016-05-01, S. 1-4
    Konferenz
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    A 0.87 V 12.5 Gb/s Clock-Path Feedback Equalization Receiver with Unfixed Tap Weighting Property in 65 nm CMOS
    Lee, Daewoong ; Lee, Dongil ; et al.
    In: 2019 Symposium on VLSI Circuits, 2019-06-01, S. 2
    Konferenz
    Wie komme ich dran?
  11. Detailansicht für Treffer 11 öffnen
    Development of a CMOS time memory cell VLSI and a CAMAC module with 0.5 ns resolution
    Arai, Y. ; Ikeno, M. ; et al.
    In: Conference Record of the 1991 IEEE Nuclear Science Symposium and Medical Imaging, 1991, S. 691-695
    Konferenz
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  12. Detailansicht für Treffer 12 öffnen
    An improved high speed fully pipelined 500 MHz 8×8 baugh wooley multiplier design using 0.6 μm CMOS TSPC logic design style
    Asati, Abhijit ; Chandrashekhar
    In: 2008 IEEE Region 10 and the Third international Conference on Industrial and Information Systems, 2008-12-01, S. 1
    Konferenz
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  13. Detailansicht für Treffer 13 öffnen
    A comparison of self-timed design using FPGA, CMOS, and GaAs technologies
    Brunvand, E. ; Michell, N. ; et al.
    In: Proceedings 1992 IEEE International Conference on Computer Design: VLSI in Computers & Processors, 1992, S. 76-80
    Konferenz
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  14. Detailansicht für Treffer 14 öffnen
    Digital CMOS VLSI processor design for the implementation of neural networks using linear wavefront architecture
    Conti, M. ; Orcioni, S. ; et al.
    In: Proceedings of 1993 International Conference on Neural Networks (IJCNN-93-Nagoya, Japan), Jg. 2 (1993), S. 1975-1978
    Konferenz
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  15. Detailansicht für Treffer 15 öffnen
    A novel high-performance CMOS 1-bit full-adder cell
    Shams, A.M. ; Bayoumi, M.A.
    In: IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing, Jg. 47 (2000-05-01), Heft 5, S. 478-481
    Online academicJournal
    Zugriff:
    Volltext
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  16. Detailansicht für Treffer 16 öffnen
    An E-TSPC Divide-by-2 Circuit With Forward Body Biasing in 0.25 $\mu$ m CMOS
    Kim, S. ; Shin, H.
    In: IEEE Microwave and Wireless Components Letters, Jg. 19 (2009-10-01), Heft 10, S. 656-658
    Online academicJournal
    Zugriff:
    Volltext
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  17. Detailansicht für Treffer 17 öffnen
    Evaluating and Improving Transient Error Tolerance of CMOS Digital VLSI Circuits
    Zhao, Chong ; Dey, Sujit
    In: 2006 IEEE International Test Conference, 2006-10-01, S. 1
    Konferenz
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  18. Detailansicht für Treffer 18 öffnen
    The use of pre-evaluation phase in dynamic CMOS logic
    Rao, A. ; Haniotakis, Th. ; et al.
    In: IEEE Computer Society Annual Symposium on VLSI: New Frontiers in VLSI Design (ISVLSI'05), 2005, S. 270-271
    Konferenz
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  19. Detailansicht für Treffer 19 öffnen
    A novel clock distribution system for CMOS VLSI
    Ishibashi, K. ; Hayashi, T. ; et al.
    In: Proceedings of 1993 IEEE International Conference on Computer Design ICCD'93, 1993, S. 289-292
    Konferenz
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    Faster power estimation of CMOS designs using vector compaction - a fractal approach
    Radjassamy, R. ; Carothers, J.D.
    In: IEEE Transactions on Systems, Man, and Cybernetics, Part B (Cybernetics), Jg. 33 (2003-06-01), Heft 3, S. 476-488
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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