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    A transient noise simulation model for the analysis of the optimal number of stages of the analog accumulator in TDI CMOS image sensors.
    Nie, Kaiming ; Li, Jianxin ; et al.
    In: Microelectronics Reliability, Jg. 60 (2016-05-01), S. 70-77
    academicJournal
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    Inverse Gaussian distribution based timing analysis of Sub-threshold CMOS circuits.
    Chen, Jiaoyan ; Cotofana, Sorin ; et al.
    In: Microelectronics Reliability, Jg. 55 (2015-12-02), Heft 12, S. 2754-2761
    academicJournal
    Wie komme ich dran?
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    Reliable CMOS adaptive equalizer for short-haul optical networks.
    Gimeno, Cecilia ; Guerrero, Erick ; et al.
    In: Microelectronics Reliability, Jg. 54 (2014), Heft 1, S. 110-118
    academicJournal
    Wie komme ich dran?
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    Reliability impact due to high current, lattice and hot carriers temperatures on β<superscript>(2×2)</superscript> matrix ESD power devices for advanced CMOS technologies
    Galy, Ph. ; Bourgeat, J. ; et al.
    In: Microelectronics Reliability, Jg. 51 (2011-09-01), Heft 9-11, S. 1608-1613
    academicJournal
    Wie komme ich dran?
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    Reliability impact due to high current, lattice and hot carriers temperatures on β(2×2) matrix ESD power devices for advanced CMOS technologies
    Galy, Ph. ; Bourgeat, J. ; et al.
    In: Microelectronics Reliability, Jg. 51 (2011-09-01), Heft 9-11, S. 1608-1613
    academicJournal
    Wie komme ich dran?
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    Characteristics of random telegraph signal noise in time delay integration CMOS image sensor
    Han, Liqiang ; Yao, Suying ; et al.
    In: Microelectronics Reliability, Jg. 53 (2013-03-01), Heft 3, S. 400-404
    academicJournal
    Wie komme ich dran?
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    Symmetrical ESD trigger and pull-up using BIMOS transistor in advanced CMOS technology
    Galy, Ph. ; Bourgeat, J. ; et al.
    In: Microelectronics Reliability, Jg. 52 (2012-09-01), Heft 9/10, S. 1998-2004
    academicJournal
    Wie komme ich dran?
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    Design of CMOS logic gates with enhanced robustness against aging degradation
    Butzen, P.F. ; Dal Bem, V. ; et al.
    In: Microelectronics Reliability, Jg. 52 (2012-09-01), Heft 9/10, S. 1822-1826
    academicJournal
    Wie komme ich dran?
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    A 0.18μm CMOS ring VCO for clock and data recovery applications
    Sánchez-Azqueta, C. ; Celma, S. ; et al.
    In: Microelectronics Reliability, Jg. 51 (2011-12-01), Heft 12, S. 2351-2356
    academicJournal
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    CMOS logic gate performance variability related to transistor network arrangements
    da Silva, Digeorgia N. ; Reis, André I. ; et al.
    In: Microelectronics Reliability, Jg. 49 (2009-09-01), Heft 9-11, S. 977-981
    academicJournal
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    An example of fault site localization on a 0.18 μm CMOS device with combination of front and backside techniques
    Yamada, Yoshiteru ; Komoda, Hirotaka
    In: Microelectronics Reliability, Jg. 44 (2004-05-01), Heft 5, S. 771-778
    academicJournal
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    Low cost soft error hardened latch designs for nano-scale CMOS technology in presence of process variation.
    Rajaei, Ramin ; Tabandeh, Mahmoud ; et al.
    In: Microelectronics Reliability, Jg. 53 (2013-06-01), Heft 6, S. 912-924
    academicJournal
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    Device simulation studies on latch-up effects in CMOS inverters induced by microwave pulse
    Chen, Jie ; Du, Zhengwei
    In: Microelectronics Reliability, Jg. 53 (2013-03-01), Heft 3, S. 371-378
    academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Design optimization of gate-silicided ESD NMOSFETs in a 45nm bulk CMOS technology
    Alvarez, David ; Chatty, Kiran ; et al.
    In: Microelectronics Reliability, Jg. 49 (2009-12-01), Heft 12, S. 1417-1423
    academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    A power-constrained design strategy for CMOS tuned low noise amplifiers
    Mitrea, O. ; Glesner, M.
    In: Microelectronics Reliability, Jg. 44 (2004-05-01), Heft 5, S. 877-883
    academicJournal
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  16. Detailansicht für Treffer 16 öffnen
    FPGA LUT delay degradation due to HCI: Experiment and simulation results.
    Naouss, M. ; Marc, F.
    In: Microelectronics Reliability, Jg. 64 (2016-09-01), S. 31-35
    academicJournal
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  17. Detailansicht für Treffer 17 öffnen
    A process-variation-resilient methodology of circuit design by using asymmetrical forward body bias in 28 nm FDSOI.
    Wang, Y. ; Cai, H. ; et al.
    In: Microelectronics Reliability, Jg. 64 (2016-09-01), S. 26-30
    academicJournal
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  18. Detailansicht für Treffer 18 öffnen
    Design considerations and strategies for high-reliable STT-MRAM
    Zhao, W.S. ; Devolder, T. ; et al.
    In: Microelectronics Reliability, Jg. 51 (2011-09-01), Heft 9-11, S. 1454-1458
    academicJournal
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  19. Detailansicht für Treffer 19 öffnen
    Modeling and analysis of single-event transient sensitivity of a 65 nm clock tree.
    Chen, Li ; Chen, Mo ; et al.
    In: Microelectronics Reliability, Jg. 87 (2018-08-01), S. 24-32
    academicJournal
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  20. Detailansicht für Treffer 20 öffnen
    Design of 2xVDD-tolerant mixed-voltage I/O buffer against gate-oxide reliability and hot-carrier degradation
    Tsai, Hui-Wen ; Ker, Ming-Dou
    In: Microelectronics Reliability, Jg. 50 (2010), Heft 1, S. 48-56
    academicJournal
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