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    Using Schottky Barrier Diode to Improve Latch-Up Immunity for CMOS ICs Operating With Negative Voltage Sources
    Chang, Rong-Kun ; Ker, Ming-Dou
    In: IEEE Electron Device Letters, Jg. 42 (2021-03-01), S. 395-397
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    High-Voltage Generation in CMOS Photovoltaic Devices by Localized Substrate Removal
    Su, Hsiu-Wei ; Hung, Yung-Jr ; et al.
    In: IEEE Electron Device Letters, Jg. 37 (2016-06-01), S. 754-757
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    Enhanced Efficiency in Backside-Illuminated Deep-n-Well-Assisted CMOS Photovoltaic Devices
    Hung, Yung-Jr ; Chen, Jia-Fa ; et al.
    In: IEEE Electron Device Letters, Jg. 36 (2015-11-01), S. 1169-1171
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    Post-CMOS FinFET Integration of Bismuth Telluride and Antimony Telluride Thin-Film-Based Thermoelectric Devices on SoI Substrate
    Smith, Casey ; Ghafouri, N. ; et al.
    In: IEEE Electron Device Letters, Jg. 34 (2013-10-01), S. 1334-1336
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    High-$Q$ Integrated Inductor Using Post-CMOS Selectively Grown Porous Silicon (SGPS) Technique for RFIC Applications
    Liao, Huailin ; Wang, Chuan ; et al.
    In: IEEE Electron Device Letters, Jg. 28 (2007-08-01), S. 763-766
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    Thin-Film Bulk Acoustic Wave Resonator Floating Above CMOS Substrate
    Uranga, Arantxa ; Montserrat, Josep M. ; et al.
    In: IEEE Electron Device Letters, Jg. 29 (2008), S. 28-30
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    High-Performance Silicon Nanowire Gate-All-Around nMOSFETs Fabricated on Bulk Substrate Using CMOS-Compatible Process
    Yan, Jiang ; Niu, Jiebin ; et al.
    In: IEEE Electron Device Letters, Jg. 31 (2010-12-01), S. 1377-1379
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    SOI MESFETs Fabricated Using Fully Depleted CMOS Technologies
    Ervin, J. ; Lepkowski, William ; et al.
    In: IEEE Electron Device Letters, Jg. 30 (2009-06-01), S. 678-680
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    A stacked CMOS technology on SOI substrate
    Han, Ruqi ; Lin, Xinnan ; et al.
    In: IEEE Electron Device Letters, Jg. 25 (2004-09-01), S. 661-663
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    Strained-Si–Strained-SiGe Dual-Channel Layer Structure as CMOS Substrate for Single Workfunction Metal-Gate Technology
    Yu, Shaofeng ; Jung, Jong-Wan ; et al.
    In: IEEE Electron Device Letters, Jg. 25 (2004-06-01), S. 402-404
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    Performance dependence of CMOS on silicon substrate orientation for ultrathin oxynitride and HfO2 gate dielectrics
    D'Emic, Christopher P. ; Jamison, Paul C. ; et al.
    In: IEEE Electron Device Letters, Jg. 24 (2003-05-01), S. 339-341
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    Novel Approach to Reduce Source/Drain Series and Contact Resistance in High-Performance UTSOI CMOS Devices Using Selective Electrodeless CoWP or CoB Process
    Lin, Ming-Ren ; Topol, A. ; et al.
    In: IEEE Electron Device Letters, Jg. 28 (2007-08-01), S. 691-693
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    High-performance CMOS circuits fabricated by excimer-laser-annealed poly-Si TFTs on glass substrates
    Ohgata, K. ; Takeuchi, F. ; et al.
    In: IEEE Electron Device Letters, Jg. 22 (2001-02-01), S. 89-91
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    High-density CMOS interconnect realized on flexible organic substrate
    Teoh, K.W. ; Zhang, Q.X. ; et al.
    In: IEEE Electron Device Letters, Jg. 27 (2006-02-01), S. 102-104
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    Record Q symmetrical inductors for 10-GHz LC-VCOs in 0.18-μm gate-length CMOS
    Tiemeijer, L.F. ; Pavlovic, N. ; et al.
    In: IEEE Electron Device Letters, Jg. 23 (2002-12-01), S. 713-715
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    Hot carrier reliability improvement by utilizing phosphorus transient enhanced diffusion for input/output devices of deep submicron CMOS technology
    Liew, Boon-Khim ; Wang, Tahui ; et al.
    In: IEEE Electron Device Letters, Jg. 21 (2000-12-01), S. 598-600
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    High-performance 0.07-μm CMOS with 9.5-ps gate delay and 150 GHz f/sub T
    Chan, K.K. ; Viswanathan, R. ; et al.
    In: IEEE Electron Device Letters, Jg. 18 (1997-12-01), S. 625-627
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    High-speed performance of 0.35 μm CMOS gates fabricated on low-dose SIMOX substrates with/without an N-well underneath the buried oxide layer
    Okumura, Koichiro ; Kumagai, Kouichi ; et al.
    In: IEEE Electron Device Letters, Jg. 17 (1996-03-01), S. 106-108
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    The impact of trench isolation on latch-up immunity in bulk nonepitaxial CMOS
    Tasch, Al F. ; Bhattacharya, S. ; et al.
    In: IEEE Electron Device Letters, Jg. 12 (1991-02-01), S. 77-79
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    Techniques for reducing the reverse short channel effect in sub-0.5 μm CMOS
    Venkatesan, S. ; Lutze, J.
    In: IEEE Electron Device Letters, Jg. 16 (1995-09-01), S. 373-375
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