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    PMOS-Only Sleep Switch Dual-Threshold Voltage Domino Logic in Sub-65-nm CMOS Technologies
    Liu, Zhiyu ; Kursun, Volkan
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 15 (2007-12-01), S. 1311-1319
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    Supply Switching With Ground Collapse: Simultaneous Control of Subthreshold and Gate Leakage Current in Nanometer-Scale CMOS Circuits
    Jung Yun Choi ; Heo, Sewan ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 15 (2007-07-01), S. 758-766
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    A leakage-tolerant low-swing circuit style in partially depleted silicon-on-insulator CMOS technologies
    Kim, Jae-Joon ; Roy, Kaushik
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 14 (2006-05-01), S. 549-552
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    A minimum total power methodology for projecting limits on CMOS GSI
    Meindl, James D. ; Bhavnagarwala, Azeez ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 8 (2000-06-01), S. 235-251
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    Sense Amplifier Half-Buffer (SAHB): A Low-Power High-Performance Asynchronous Logic QDI Cell Template
    Gwee, Bah-Hwee ; Lin, Tong ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2016, S. 1-14
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    Implementation of Subthreshold Adiabatic Logic for Ultralow-Power Application
    Chanda, Manash ; De, Swapnadip ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 23 (2015-12-01), S. 2782-2790
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    Subthreshold Operation of CAAC-IGZO FPGA by Overdriving of Programmable Routing Switch and Programmable Power Switch
    Fujita, Masahiro ; Aoki, Takeshi ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017), S. 125-138
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    Temporarily Fine-Grained Sleep Technique for Near- and Subthreshold Parallel Architectures
    Seok, Mingoo ; Cerqueira, Joao P.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017), S. 189-197
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    Read Bitline Sensing and Fast Local Write-Back Techniques in Hierarchical Bitline Architecture for Ultralow-Voltage SRAMs
    Tony Tae-Hyoung Kim ; Wang, Bo ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2015, S. 1-9
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    Modeling subthreshold SOI logic for static timing analysis
    Valentian, Alexandre ; Thomas, O. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 12 (2004-06-01), S. 662-669
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    Subthreshold Dual Mode Logic
    Fisher, Sagi ; Fish, Alexander ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 21 (2013-05-01), S. 979-983
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    Ultra-low-power DLMS adaptive filter for hearing aid applications
    Soeleman, H. ; Roy, Kaushik ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 11 (2003-12-01), S. 1058-1067
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    Robust subthreshold logic for ultra-low power operation
    Paul, Bipul C. ; Roy, Kaushik ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 9 (2001-02-01), S. 90-99
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    A Novel Adaptive Design Methodology for Minimum Leakage Power Considering PVT Variations on Nanoscale VLSI Systems
    Kim, Yong-Bin ; Kyung Ki Kim
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-04-01), S. 517-528
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    Device-Aware Yield-Centric Dual-$V_{t}$ Design Under Parameter Variations in Nanoscale Technologies
    Bhunia, Swarup ; Gallagher, J.D. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 15 (2007-06-01), S. 660-671
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    Gate oxide leakage and delay tradeoffs for dual-T/sub ox/ circuits
    Sapatnekar, Sachin S. ; Sylvester, Dennis ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 13 (2005-12-01), S. 1362-1375
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    Sleep switch dual threshold Voltage domino logic with reduced standby leakage current
    Friedman, Eby G. ; Kursun, Volkan
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 12 (2004-05-01), S. 485-496
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    Gate oxide leakage current analysis and reduction for VLSI circuits
    Sylvester, Dennis ; Lee, Dongwoo ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 12 (2004-02-01), S. 155-166
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    Design and Optimization of Power-Gated Circuits With Autonomous Data Retention
    Seomun, Jun ; Shin, Youngsoo
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 19 (2011-02-01), S. 227-236
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    The limit of dynamic voltage scaling and insomniac dynamic voltage scaling
    Sylvester, Dennis ; Blaauw, D. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 13 (2005-11-01), S. 1239-1252
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