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    Impact of Scaling on CMOS Chip Failure Rate, and Design Rules for Hot Carrier Reliability
    Haggag, A. ; Hess, Karl ; et al.
    In: VLSI Design, Jg. 13 (2001), Heft 1, S. 111-115
    Online unknown
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    CMOS Delay and Power Model Equations for Simultaneous Transistor and Interconnect Wire Analysis and Optimization
    Lee, Sangho ; Greeneich, Edwin W.
    In: VLSI Design, Jg. 15 (2002), S. 619-628
    Online unknown
    Zugriff:
    Volltext (PDF)
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    Signal Coding and CMOS Gates for Combinational Functional Blocks of Very Deep Submicron Self-checking Circuits
    Ricco, Bruno ; Favalli, Michele ; et al.
    In: VLSI Design, Jg. 11 (2000), Heft 1, S. 23-34
    Online unknown
    Zugriff:
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    Delay Time Estimation Model for Large Digital CMOS Circuits
    Kim, Dong-Wook ; Choi, Tae-Yong
    In: VLSI Design, Jg. 11 (2000), S. 161-173
    Online unknown
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    Novel Single and Double Output TSC CMOS Checkers for m-out-of-n Codes
    Sidiropoulos, G. ; Kavousianos, Xrysovalantis ; et al.
    In: VLSI Design, Jg. 11 (2000), S. 35-45
    Online unknown
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    On Self-Checking Design of CMOS Circuits for Multiple Faults
    Busaba, Fadi ; Lala, P.K. ; et al.
    In: VLSI Design, Jg. 7 (1998), Heft 2, S. 151-161
    Online unknown
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    Design of CMOS PSCD Circuits and Checkers for Stuck-At and Stuck-On Faults
    Wu, Cheng-Wen ; Shieh, Yeong-Ruey
    In: VLSI Design, 1998
    Online unknown
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    Modeling and Design of a Nano Scale CMOS Inverter for Symmetric Switching Characteristics
    Pandit, Soumya ; Mukhopadhyay, Joyjit
    In: VLSI Design, Jg. 2012 (2012-04-22), S. 1-13
    Online unknown
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    Volltext (PDF)
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    Carbon Nanotubes-Based Digitally Programmable Current Follower
    Joshi, Amit ; Tripathi, S. K. ; et al.
    In: VLSI Design, Jg. 2018 (2018-01-17), S. 1-10
    Online unknown
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    Performance Analysis of Modified Drain Gating Techniques for Low Power and High Speed Arithmetic Circuits
    Piske, Mayuresh ; Aatreya Vivek Madgula ; et al.
    In: VLSI Design, Jg. 2014 (2014-07-15), S. 1-5
    Online unknown
    Zugriff:
    Volltext (PDF)
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    New Proposal for MCML Based Three-Input Logic Implementation
    Pandey, Neeta ; Gupta, Kirti ; et al.
    In: VLSI Design, 2016
    Online unknown
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    Volltext (PDF)
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    Minimizing Spurious Switching Activities with Transistor Sizing
    Wroblewski, A. ; Schumacher, Otto ; et al.
    In: VLSI Design, Jg. 15 (2002), S. 537-545
    Online unknown
    Zugriff:
    Volltext (PDF)
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    Design of Low Power Multiplier with Energy Efficient Full Adder Using DPTAAL
    A. Kishore Kumar ; T. Shunbaga Pradeepa ; et al.
    In: VLSI Design, Jg. 2013 (2013)
    Online unknown
    Zugriff:
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    SEGMA: A Simulated Evolution Gate-Matrix Layout Algorithm
    Mao, Chi-Yu ; Yu Hen Hu
    In: VLSI Design, 1994
    Online unknown
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    Reduction of Power Dissipation in Dynamic BiCMOS Logic Gates by Transistor Reordering
    Wahab, Yufridin ; S. M. Rezaul Hasan
    In: VLSI Design, Jg. 15 (2002), S. 547-553
    Online unknown
    Zugriff:
    Volltext (PDF)
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    A Fast Dynamic 64-bit Comparator with Small Transistor Count
    Hsueh, Ya-Hsin ; Wu, Hsin-Long ; et al.
    In: VLSI Design, 2002
    Online unknown
    Zugriff:
    Volltext (PDF)
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