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    Design of a 5.3-GHz 31.3-dBm Fully Integrated CMOS Power Amplifier Using Folded Splitting and Combining Architecture.
    Tsai, Jeng-Han
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019-07-01), Heft 7, S. 1527-1536
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    A Reconfigurable CMOS Rectifier With 14-dB Power Dynamic Range Achieving >36-dB/mm 2 FoM for RF-Based Hybrid Energy Harvesting.
    Choo, Alexander ; Ramiah, Harikrishnan ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-10-01), Heft 10, S. 1533-1537
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    CMOS First-Order All-Pass Filter With 2-Hz Pole Frequency.
    Paul, Anindita ; Ramirez-Angulo, Jaime ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019-02-01), Heft 2, S. 294-303
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    A Statistical Design Approach for a Digitally Programmable Mismatch-Tolerant High-Speed Nauta Structure Differential OTA in 65-nm CMOS.
    Nicholson, Andrew Peter ; Iberzanov, Artemij ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-09-01), Heft 9, S. 2899-2910
    Online academicJournal
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    A 0.5-V Multiple-Input Bulk-Driven OTA in 0.18-μm CMOS.
    Khateb, Fabian ; Kulej, Tomasz ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-11-01), Heft 11, S. 1739-1747
    Online academicJournal
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    Temperature Characteristics and Analysis of Monolithic Microwave CMOS Distributed Oscillators With Gm - -Varied Gain Cells and Folded Coplanar Interconnects
    BHATTACHARYYA, Kalyan ; SZYMANSKI, Ted H
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 20 (2012), Heft 7, S. 1332-1336
    Online academicJournal
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    Dynamic Supply and Threshold Voltage Scaling for CMOS Digital Circuits Using In-Situ Power Monitor
    MEHTA, Nandish ; AMRUTUR, Bharadwaj
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 20 (2012), Heft 5, S. 892-901
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    Variable Input Delay CMOS Logic for Low Power Design
    RAJA, Tezaswi ; AGRAWAL, Vishwani D ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 17 (2009), Heft 10, S. 1534-1545
    Online academicJournal
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    Row-Based Power-Gating: A Novel Sleep Transistor Insertion Methodology for Leakage Power Optimization in Nanometer CMOS Circuits
    SATHANUR, Ashoka ; BENINI, Luca ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 19 (2011), Heft 3, S. 469-482
    Online academicJournal
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    A Digital CMOS Parallel Counter Architecture Based on State Look-Ahead Logic
    ABDEL-HAFEEZ, Saleh ; GORDON-ROSS, Ann
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 19 (2011), Heft 6, S. 1023-1033
    Online academicJournal
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    A 4T Low-Power Linear-Output Current-Mediated CMOS Image Sensor
    FANG, TANG ; BERMAK, Amine
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 19 (2011), Heft 9, S. 1559-1568
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    Adaptive Techniques for Overcoming Performance Degradation Due to Aging in CMOS Circuits
    KUMAR, Sanjay V ; KIM, Chris H ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 19 (2011), Heft 4, S. 603-614
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