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    CMOS Analog Amplifier Circuits Design Using Seeker Optimization Algorithm.
    Maji, K. B. ; De, B. P. ; et al.
    In: IETE Journal of Research, Jg. 68 (2022-03-01), Heft 2, S. 1376-1385
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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    Design and Simulation of Reliable Low Power CMOS Logic Gates.
    Sharma, Vijay Kumar
    In: IETE Journal of Research, Jg. 69 (2023-02-01), Heft 2, S. 1022-1032
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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    Synergistic m_GDI-Based ALU Design Using CMOS and VTEAM Memristor Model for Low-Power High-Speed Applications.
    Hussain, Syed Ali ; Prasad V, P N S B S V ; et al.
    In: Journal of Electronic Materials, Jg. 53 (2024-07-01), Heft 7, S. 3626-3641
    Online academicJournal
    Zugriff:
    View record at Springer (Volltext)
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  4. Detailansicht für Treffer 4 öffnen
    Design of a Low Power CMOS Inverter with the VBB Stack Approach.
    Khmailia, Samah ; Rouabeh, Jilani ; et al.
    In: Engineering, Technology & Applied Science Research, Jg. 12 (2022-08-01), Heft 4, S. 8891-8895
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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    A Novel Design of 12-bit Digital Comparator Using Multiplexer for High Speed Application in 32-nm CMOS Technology.
    Mukherjee, D. N. ; Panda, S. ; et al.
    In: IETE Journal of Research, Jg. 68 (2022-03-01), Heft 2, S. 1350-1357
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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    A Glitch-Free Novel DET-FF in 22 nm CMOS for Low-Power Application.
    Singar, Sumitra ; Joshi, N. K. ; et al.
    In: Journal of Nanotechnology, 2018-03-29, S. 1-6
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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    Machine Learning Based Power Estimation for CMOS VLSI Circuits.
    Govindaraj, V. ; Arunadevi, B.
    In: Applied Artificial Intelligence, Jg. 35 (2021-10-15), Heft 13, S. 1043-1055
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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  8. Detailansicht für Treffer 8 öffnen
    Analiza układu CMOS oscylatora i sieci synchronizowanych oscylatorów do segmentacji obrazów binarnych. (Polish)
    KOWALSKI, Jacek
    In: Przeglad Elektrotechniczny, Jg. 98 (2022-03-01), Heft 3, S. 1-8
    academicJournal
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  9. Detailansicht für Treffer 9 öffnen
    A Reconfigurable CMOS Rectifier With 14-dB Power Dynamic Range Achieving >36-dB/mm 2 FoM for RF-Based Hybrid Energy Harvesting.
    Choo, Alexander ; Ramiah, Harikrishnan ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-10-01), Heft 10, S. 1533-1537
    Online academicJournal
    Zugriff:
    Volltext
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  10. Detailansicht für Treffer 10 öffnen
    A Sub-0.25-pJ/bit 47.6-to-58.8-Gb/s Reference-Less FD-Less Single-Loop PAM-4 Bang-Bang CDR With a Deliberate-Current-Mismatch Frequency Acquisition Technique in 28-nm CMOS.
    Zhao, Xiaoteng ; Chen, Yong ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 57 (2022-05-01), Heft 5, S. 1358-1371
    Online academicJournal
    Zugriff:
    Volltext
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  11. Detailansicht für Treffer 11 öffnen
    Dynamic Power Dissipation Analysis in CMOS VLSI Circuit Design with Scaling Down in Technology.
    KUMAR, MANISH
    In: Journal of Active & Passive Electronic Devices, Jg. 12 (2017), Heft 1/2, S. 55-61
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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    Libra: An Automatic Design Methodology for CMOS Complex Gates.
    Cardoso, Maicon S. ; Smaniotto, Gustavo H. ; et al.
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 65 (2018-10-01), Heft 10, S. 1345-1349
    Online academicJournal
    Zugriff:
    Volltext
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    Design and Evaluation of a Self Write-Terminated Hybrid MTJ/CMOS Full Adder Based on LIM Structure.
    Barla, Prashanth ; Joshi, Vinod Kumar ; et al.
    In: Journal of Circuits, Systems & Computers, Jg. 31 (2022-07-01), Heft 9, S. 1-15
    academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    A Fully Integrated 10-V Pulse Driver Using Multiband Pulse-Frequency Modulation in 65-nm CMOS.
    Wu, Jiangchao ; Leong, Hou-Man ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 29 (2021-09-01), Heft 9, S. 1665-1669
    Online academicJournal
    Zugriff:
    Volltext
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  15. Detailansicht für Treffer 15 öffnen
    Design of Low Leakage Multi Threshold (Vth) CMOS Level Shifter.
    Goyal, Shanky ; Sulochana, Vemu
    In: International Journal of Electrical & Computer Engineering (2088-8708), Jg. 3 (2013-10-01), Heft 5, S. 584-592
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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  16. Detailansicht für Treffer 16 öffnen
    Design of area and energy-efficient digital CMOS FIR filters with approximate adder circuits.
    Soares, Leonardo ; Costa, Eduardo ; et al.
    In: Analog Integrated Circuits & Signal Processing, Jg. 89 (2016-10-01), Heft 1, S. 99-109
    Online academicJournal
    Zugriff:
    View record at Springer (Volltext)
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    Sleepy CMOS-Sleepy Stack (SC-SS): A Novel High Speed, Area and Power Efficient Technique for VLSI Circuit Design.
    Sharma, Anjali ; Sohal, Harsh ; et al.
    In: Journal of Circuits, Systems & Computers, Jg. 28 (2019-11-01), Heft 12, S. N.PAG- (25S.)
    academicJournal
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    Electro-thermal modeling and reliability analysis of Cu–carbon hybrid interconnects for beyond-CMOS computing.
    Kumari, B. ; Sharma, R. ; et al.
    In: Applied Physics Letters, Jg. 121 (2022-09-05), Heft 10, S. 1-6
    Online academicJournal
    Zugriff:
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  19. Detailansicht für Treffer 19 öffnen
    A 6.13 \muW and 96 dB CMOS Exponential Generator.
    Al-Tamimi, Karama Mohammed ; Al-Absi, Munir A.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 22 (2014-11-01), Heft 11, S. 2440-2445
    Online academicJournal
    Zugriff:
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    A 2.56-GS/s 12-bit 8x-Interleaved ADC With 156.6-dB FoM S in 65-nm CMOS.
    Fang, Liang ; Wen, Xianshan ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-02-01), Heft 2, S. 123-133
    Online academicJournal
    Zugriff:
    Volltext
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