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    Low Power CMOS Design of Phase Locked Loop for Fastest Frequency Acquisition at Various Nanometer Technologies
    Gavaskar, K. ; Dhivya, R. ; et al.
    In: Wireless Personal Communications: An International Journal, Jg. 125 (2022-08-01), Heft 3, S. 2239-2251
    Online academicJournal
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    Analysis of double-gate CMOS for double-pole four-throw RF switch design at 45-nm technology
    Srivastava, Viranjay M. ; Yadav, K. S. ; et al.
    In: Journal of Computational Electronics, Jg. 10 (2011-06-01), Heft 1-2, S. 229-240
    Online academicJournal
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    The monotonic increasing relationship between average powers of CMOS VLSI circuits with and without delay and its applications
    Luo, Zuying ; Min, Yinghua ; et al.
    In: Science in China Series F: Information Sciences, Jg. 45 (2002-12-01), Heft 6, S. 401-415
    Online academicJournal
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    Reconfiguration-Based Defect-Tolerant Design Automation for Hybrid CMOS/Nanofabrics Circuits Using Evolutionary and Non-Deterministic Heuristics
    Sait, Sadiq M. ; Arafeh, Abdalrahman M.
    In: Arabian Journal for Science and Engineering, Jg. 40 (2015-09-01), Heft 9, S. 2515-2529
    Online academicJournal
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    Volltext (PDF)
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    Cell assignment in hybrid CMOS/nanodevices architecture using Tabu Search
    Sait, Sadiq M. ; Arafeh, Abdalrahman M.
    In: Applied Intelligence: The International Journal of Artificial Intelligence, Neural Networks, and Complex Problem-Solving Technologies, Jg. 40 (2014), Heft 1, S. 1-12
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    Energy-Efficient Hybrid Full Adder (EEHFA) for Arithmetic Applications
    Rajagopal, Thiruvengadam ; Chakrapani, Arvind
    In: National Academy Science Letters, Jg. 45 (2022-04-01), Heft 2, S. 165-168
    Online academicJournal
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    A Novel High-Performance Hybrid Full Adder for VLSI Circuits
    Rajagopal, Thiruvengadam ; Chakrapani, Arvind
    In: Circuits, Systems, and Signal Processing, Jg. 40 (2021-11-01), Heft 11, S. 5718-5732
    Online academicJournal
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    Area and power delay product efficient level restored hybrid full adder (LR-HFA)
    Arulkarthick, V. J. ; Thiruvengadam, Rajagopal ; et al.
    In: Analog Integrated Circuits and Signal Processing: An International Journal, Jg. 109 (2021-10-01), Heft 1, S. 165-172
    Online academicJournal
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    A Split-Decoding Message Passing Algorithm for Low Density Parity Check Decoders
    Mohsenin, Tinoosh ; Baas, Bevan M.
    In: Journal of Signal Processing Systems: for Signal, Image, and Video Technology(formerly the Journal of VLSI Signal Processing Systems, Jg. 61 (2010-12-01), Heft 3, S. 329-345
    Online academicJournal
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    1 V All-MOS ΣΔ A/D Converters in the Log-domain
    Serra-Graells, Francisco
    In: Analog Integrated Circuits and Signal Processing: An International Journal, Jg. 35 (2003-04-01), Heft 1, S. 47-57
    Online academicJournal
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    Photovoltaic lighting control with single chip integration
    Hsia, Shih-Chang ; Kuo, Chih-Kuan
    In: Analog Integrated Circuits and Signal Processing: An International Journal, Jg. 73 (2012-10-01), Heft 1, S. 375-383
    Online academicJournal
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    A design of a fast pipelined modular multiplier based on a diminished-radix algorithm
    Orton, Glenn ; Peppard, Lloyd ; et al.
    In: Journal of Cryptology: The Journal of the International Association for Cryptologie Research (IACR), Jg. 6 (1993-09-01), Heft 4, S. 183-208
    Online academicJournal
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    A Low Power Approach to Floating Point Adder Design for DSP Applications
    Pillai, R.V.K. ; Al-Khalili, D. ; et al.
    In: Journal of VLSI signal processing systems for signal, image and video technology, Jg. 27 (2001-03-01), Heft 3, S. 195-213
    academicJournal
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    An Analog Self-Test Based on Differential I <subscript> DD </subscript> Monitoring Supported by Differential I <subscript> OUT </subscript> Checking
    Sidiropulos, M. ; Stopjaková, V. ; et al.
    In: Analog Integrated Circuits and Signal Processing: An International Journal, Jg. 21 (1999-10-01), Heft 1, S. 33-44
    Online academicJournal
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    VLSI Implementation of a Fully-Pipelined K-Best MIMO Detector with Successive Interference Cancellation
    Bello, Ibrahim A. ; Halak, Basel ; et al.
    In: Circuits, Systems, and Signal Processing, Jg. 38 (2019-10-01), Heft 10, S. 4739-4761
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    Area-Time-Power Efficient Maximally Redundant Signed-Digit Modulo 2<superscript>n</superscript> − 1 Adder and Multiplier
    Timarchi, Somayeh ; Akbarzadeh, Negar
    In: Circuits, Systems, and Signal Processing, Jg. 38 (2019-05-01), Heft 5, S. 2138-2164
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    Semiempirical Model for IC Interconnects Considering the Coupling Between the Signal Trace and the Ground Plane
    Linares-Aranda, Mónico ; González-Díaz, Oscar ; et al.
    In: Circuits, Systems, and Signal Processing, Jg. 37 (2018-09-01), Heft 9, S. 3888-3902
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    VLSI implementation of an ultra-low-cost and low-power image compressor for wireless camera networks
    Chen, Shih-Lun ; Nie, Jing ; et al.
    In: Journal of Real-Time Image Processing, Jg. 14 (2018-04-01), Heft 4, S. 803-812
    Online academicJournal
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    An efficient interpolation filter VLSI architecture for HEVC standard
    Zhou, Wei ; Zhou, Xin ; et al.
    In: EURASIP Journal on Advances in Signal Processing, Jg. 2015 (2015-12-01), Heft 1, S. 1-12
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    Block-Layered Decoder Architecture for Quasi-Cyclic Nonbinary LDPC Codes
    Choi, Chang-Seok ; Lee, Hanho
    In: Journal of Signal Processing Systems: for Signal, Image, and Video Technology(formerly the Journal of VLSI Signal Processing Systems, Jg. 78 (2015-02-01), Heft 2, S. 209-222
    Online academicJournal
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