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    Charge Trap Transistor (CTT): An Embedded Fully Logic-Compatible Multiple-Time Programmable Non-Volatile Memory Element for High- $k$ -Metal-Gate CMOS Technologies
    Khan, Faraz ; Iyer, Subramanian S. ; et al.
    In: IEEE Electron Device Letters, Jg. 38 (2017), S. 44-47
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    CMOS On-Chip Stable True-Random ID Generation Using Antenna Effect
    Tang, Fang ; Mohamad, Saqib ; et al.
    In: IEEE Electron Device Letters, Jg. 35 (2014), S. 54-56
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    Compact Layout of DT-MOS Transistor With Source-Follower Subcircuit in 90-nm CMOS Technology
    Hsu, Heng-Ming ; Lee, Tai-Hsing
    In: IEEE Electron Device Letters, Jg. 29 (2008-04-01), S. 392-395
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    Voltage Ramp Stress for Hot-Carrier Screening of Scaled CMOS Devices
    Kerber, Andreas ; McMahon, William ; et al.
    In: IEEE Electron Device Letters, Jg. 33 (2012-06-01), S. 749-751
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    Organic Pseudo-CMOS Circuits for Low-Voltage Large-Gain High-Speed Operation
    Yamamoto, Tatsuya ; Ikeda, M. ; et al.
    In: IEEE Electron Device Letters, Jg. 32 (2011-10-01), S. 1448-1450
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    Negative Offset Operation of Four-Transistor CMOS Image Pixels for Increased Well Capacity and Suppressed Dark Current
    Mheen, Bongki ; Theuwissen, Albert J. P. ; et al.
    In: IEEE Electron Device Letters, Jg. 29 (2008-04-01), S. 347-349
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    Punchthrough Enhanced Phototransistor Fabricated in Standard CMOS Process
    Du, Guotong ; Wang, Yuqi ; et al.
    In: IEEE Electron Device Letters, Jg. 30 (2009-03-01), S. 272-274
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    High-frequency performances of a partially depleted 0.18-μm SOI/CMOS technology at low supply voltage-influence of parasitic elements
    Marcandella, C. ; Pelloire, J.L. ; et al.
    In: IEEE Electron Device Letters, Jg. 19 (1998-07-01), S. 265-267
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    Design and performance of 0.1- mu m CMOS devices using low-impurity-channel transistors (LICT's)
    Kiyota, Y. ; Seki, Koichi ; et al.
    In: IEEE Electron Device Letters, Jg. 13 (1992), S. 50-52
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    A CMOS Structure with high latchup holding voltage
    Bruce, R.H. ; Hu, G.J.
    In: IEEE Electron Device Letters, Jg. 5 (1984-06-01), S. 211-214
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    High-speed, low-power, implanted-buried-oxide CMOS circuits
    Liu, En-Den ; Kamins, Theodore I. ; et al.
    In: IEEE Electron Device Letters, Jg. 7 (1986-05-01), S. 279-281
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    Failure in CMOS circuits induced by hot carriers in multi-gate transistors
    Seitchik, J.A. ; Niuya, T. ; et al.
    In: IEEE Electron Device Letters, Jg. 9 (1988-11-01), S. 564-566
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    Modeling device isolation in high-density CMOS
    Snyder, David ; Chen, J.Y.
    In: IEEE Electron Device Letters, Jg. 7 (1986-02-01), S. 64-65
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    Bidirectional ESD Protection Device Using PNP With pMOS-Controlled Nwell Bias
    Smedes, Theo ; Tseng, Wei-Jhih ; et al.
    In: IEEE Electron Device Letters, Jg. 39 (2018-03-01), S. 331-334
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    Time-Resolved Measurement of Negative Capacitance
    Ni, Kai ; Zhang, Jianchi ; et al.
    In: IEEE Electron Device Letters, Jg. 39 (2018-02-01), S. 272-275
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    1-V Full-Swing Depletion-Load a-In–Ga–Zn–O Inverters for Back-End-of-Line Compatible 3D Integration
    Chi, Li-Jen ; Hou, Tuo-Hung ; et al.
    In: IEEE Electron Device Letters, Jg. 37 (2016-04-01), S. 441-444
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    Flexible Complementary Oxide–Semiconductor-Based Circuits Employing n-Channel ZnO and p-Channel SnO Thin-Film Transistors
    Cheng, I-Chun ; Tsai, Feng-Yu ; et al.
    In: IEEE Electron Device Letters, Jg. 37 (2016), S. 46-49
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    Complementary Oxide–Semiconductor-Based Circuits With n-Channel ZnO and p-Channel SnO Thin-Film Transistors
    Chiu, I-Chung ; Cheng, I-Chun ; et al.
    In: IEEE Electron Device Letters, Jg. 35 (2014-12-01), S. 1263-1265
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    Two-Dimensional Tunnel Transistors Based on ${\rm Bi}_{2}{\rm Se}_{3}$ Thin Film
    Fiori, Gianluca ; Iannaccone, Giuseppe ; et al.
    In: IEEE Electron Device Letters, Jg. 35 (2014), S. 129-131
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    Application of a TDDB Model to the Optimization of the Programming Voltage and Dimensions of Antifuse Bitcells
    Allard, Bruno ; Deloge, Matthieu ; et al.
    In: IEEE Electron Device Letters, Jg. 32 (2011-08-01), S. 1041-1043
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