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    academicJournal
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    T2A: Benchmarking of Advanced CMOS and Beyond CMOS Circuits
    Marshall, A.
    In: 2018 31st IEEE International System-on-Chip Conference (SOCC), 2018-09-01, S. 1-2
    Konferenz
    Wie komme ich dran?
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    34.4Mbps 1.56Tbps/W DEFLATE Decompression Accelerator Featuring Block-Adaptive Huffman Decoder in 14nm Tri-Gate CMOS for IoT Platforms
    Satpathy, Sudhir ; Mathew, Sanu ; et al.
    In: ESSCIRC 2018 - IEEE 44th European Solid State Circuits Conference (ESSCIRC), 2018-09-01, S. 90-93
    Konferenz
    Wie komme ich dran?
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    A 3.2GS/s 4.55b ENOB two-step subranging ADC in 45nm SOI CMOS
    Plouchart, J. O. ; Sanduleanu, M. A. T. ; et al.
    In: Proceedings of the IEEE 2012 Custom Integrated Circuits Conference, 2012-09-01, S. 1-4
    Konferenz
    Wie komme ich dran?
  5. Detailansicht für Treffer 5 öffnen
    A 4096-Neuron 1M-Synapse 3.8-pJ/SOP Spiking Neural Network With On-Chip STDP Learning and Sparse Weights in 10-nm FinFET CMOS
    Chen, G.K. ; Kumar, R. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-04-01), Heft 4, S. 992-1002
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    Perspectives on scaling theory and CMOS technology - understanding the past, present, and future
    Foty, D.
    In: Proceedings of the 2004 11th IEEE International Conference on Electronics, Circuits and Systems, 2004. ICECS, 2004, S. 631-637
    Konferenz
    Wie komme ich dran?
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    Scaling theory and "punctuated equilibrium" in CMOS technology
    Foty, D. ; Gildenblat, G.
    In: International Symposium on Signals, Circuits and Systems, 2005. ISSCS, Jg. 1 (2005), S. 1-8
    Konferenz
    Wie komme ich dran?
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    CMOS scaling theory - why our "theory of everything" still works, and what that means for the future
    Foty, D. ; Gildenblat, G.
    In: 12th International Symposium on Electron Devices for Microwave and Optoelectronic Applications, 2004. EDMO, 2004, S. 27-38
    Konferenz
    Wie komme ich dran?
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    Overview of on-chip electrostatic discharge protection design with SCR-based devices in CMOS integrated circuits
    Ker, Ming-Dou ; Hsu, K. C.
    In: IEEE Transactions on Device and Materials Reliability, Jg. 5 (2005-06-01), Heft 2, S. 235-249
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    Sporadic effect of leadscan machine to CMOS ESD low yielding lots
    Almazar, R.J.
    In: Electrical Overstress/Electrostatic Discharge Symposium Proceedings, 1995, S. 118-123
    Konferenz
    Wie komme ich dran?
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    Design considerations and implementation of very low frequency continuous-time CMOS monolithic filters
    Papananos, Y. ; Georgantas, T. ; et al.
    In: Proceedings of Third International Conference on Electronics, Circuits, and Systems, Jg. 1 (1996), S. 223-226
    Konferenz
    Wie komme ich dran?
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    A 146-mm/sup 2/ 8-gb multi-level NAND flash memory with 70-nm CMOS technology
    Hara, T. ; Fukuda, K. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 41 (2006), Heft 1, S. 161-169
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  13. Detailansicht für Treffer 13 öffnen
    CMOS scaling beyond 32nm: Challenges and opportunities
    Kuhn, Kelin J.
    In: 2009 46th ACM/IEEE Design Automation Conference, 2009-07-01, S. 310
    Online Konferenz
    Zugriff:
    Volltext (PDF)
    Wie komme ich dran?
  14. Detailansicht für Treffer 14 öffnen
    keynote addresses #1 - From Oxymoron to Mainstream: The Evolution and Future of RF CMOS
    Lee, Thomas H.
    In: 2007 IEEE International Workshop on Radio-Frequency Integration Technology, 2007-12-01
    Konferenz
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  15. Detailansicht für Treffer 15 öffnen
    Efficient Characterization Methodology of Gate-Bulk Leakage and Capacitance for Ultra-Thin Oxide Partially-Depleted (PD) SOI Floating Body CMOS
    Chen, David ; Lee, Ryan ; et al.
    In: 2009 IEEE International Conference on Microelectronic Test Structures, 2009-03-01, S. 133
    Konferenz
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  16. Detailansicht für Treffer 16 öffnen
    Optimizing History Effects in 65nm PD-SOI CMOS
    Liang, Q. ; Kawamura, T. ; et al.
    In: 2006 IEEE international SOI Conferencee Proceedings, International SOI Conference, 2006-10-01, S. 95
    Konferenz
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  17. Detailansicht für Treffer 17 öffnen
    A Historical Review of Selective Epitaxial Growth: From 1962 to Present
    Borland, J.O.
    In: IEEE Electron Devices Magazine, Jg. 1 (2023-12-01), Heft 3, S. 9-21
    Online academicJournal
    Zugriff:
    Volltext
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  18. Detailansicht für Treffer 18 öffnen
    Discussing DRAM and CMOS Scaling with Inventor Bob Dennard
    In: IEEE Design & Test of Computers, Jg. 25 (2008-03-01), Heft 2, S. 188
    Online academicJournal
    Zugriff:
    Volltext
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    A Brief History of Data Conversion: A Tale of Nozzles, Relays, Tubes, Transistors, and CMOS
    Kester, W.
    In: IEEE Solid-State Circuits Magazine, Jg. 7 (2015), Heft 3, S. 16-37
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  20. Detailansicht für Treffer 20 öffnen
    High performance 60 nm CMOS technology enhanced with BST (body-slightly-tied) structure SOI and Cu/low-k (k=2.9) interconnect for microprocessors
    Kudo, I. ; Miyake, S. ; et al.
    In: 2002 Symposium on VLSI Technology. Digest of Technical Papers (Cat. No.01CH37303), 2002, S. 168-169
    Konferenz
    Wie komme ich dran?
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