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    A 6-Gb/s Wireline Receiver With Intrapair Skew Compensation and Three-Tap Decision-Feedback Equalizer in 28-nm CMOS
    Yoo, Changsik ; Kim, Hyochang
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 28 (2020-05-01), S. 1107-1117
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    A 5-to-8-GHz Wideband Miniaturized Dielectric Spectroscopy Chip With <tex-math notation='LaTeX'>$I/Q$ </tex-math> Mismatch Calibration in 65-nm CMOS
    Ma, Shunli ; Li, Ning ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-08-01), S. 1554-1564
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    Zero-Power Feed-Forward Spur Cancelation for Supply-Regulated CMOS Ring PLLs
    Heo, Deukhyoun ; Partha Pratim Pande ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-04-01), S. 653-662
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    A 2.4-GHz Area-Efficient and Fast-Locking Subharmonically Injection-Locked Type-I PLL
    Chou, Ming-Han ; Liu, Shen-Iuan
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 28 (2020-11-01), S. 2474-2478
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    A Fast Settling Fractional-$N$ DPLL With Loop-Order Switching
    Gupta, Shalabh ; Paliwal, Pallavi ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 28 (2020-03-01), S. 714-725
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    A 3.2-GHz Supply Noise-Insensitive PLL Using a Gate-Voltage-Boosted Source-Follower Regulator and Residual Noise Cancellation
    Kim, Hyun-Chul ; Cho, SeongHwan ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-10-01), S. 2170-2174
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    Fast Automatic Frequency Calibrator Using an Adaptive Frequency Search Algorithm
    Baek, Donghyun ; Park, Sangyong ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-04-01), S. 1490-1496
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    An On-Chip Monitoring Circuit for Signal-Integrity Analysis of 8-Gb/s Chip-to-Chip Interfaces With Source-Synchronous Clock
    Lee, Han-Yeol ; Lee, Pil-Ho ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-04-01), S. 1386-1396
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    A 10 Gbits/s/pin DFE-Less Graphics DRAM Interface With Adaptive-Bandwidth PLL for Avoiding Noise Interference and CIJ Reduction Technique
    Kim, Chulwoo ; Lee, Hyun-woo ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017), S. 344-353
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    A Top-Down Design Methodology Encompassing Components Variations Due to Wide-Range Operation in Frequency Synthesizer PLLs
    Shih, Ishiang ; Shih, Yi-Chi ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2016, S. 1-12
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    A 2.4-GHz Frequency-Drift-Compensated Phase-Locked Loop With 2.43 ppm/°C Temperature Coefficient
    Liu, Shen-Iuan ; Hsieh, Cheng-En
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019-03-01), S. 501-510
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    A 0.9–2.25-GHz Sub-0.2-mW/GHz Compact Low-Voltage Low-Power Hybrid Digital PLL With Loop Bandwidth-Tracking Technique
    Zhang, Zhao ; Feng, Peng ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-05-01), S. 933-944
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    A Concurrent Dual-Band and Dual-Mode Frequency Synthesizer for Radar Systems
    Hsieh, Yi-Keng ; Tsai, Hung-Yu ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-05-01), S. 945-957
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    A 12.5-Gb/s Near-Ground Transceiver Employing a MaxEye Algorithm-Based Adaptation Technique
    Jin, Xuefan ; Seok Jin Kim ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-03-01), S. 522-530
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    A 2.4–3.6-GHz Wideband Subharmonically Injection-Locked PLL With Adaptive Injection Timing Alignment Technique
    Liu, Liyuan ; Wu, Nanjian ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-03-01), S. 929-941
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