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    Trade-offs and Other Challenges in CMOS Implementation of Parallel FIR Filters
    Kubiak, Katarzyna ; Dlugosz, Rafal
    In: 2019 MIXDES - 26th International Conference "Mixed Design of Integrated Circuits and Systems", 2019-06-01, S. 265-270
    Konferenz
    Wie komme ich dran?
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    Low Power, Low Chip Area, Programmable PID Controller Realized in the CMOS Technology
    Talaska, Tomasz ; Dlugosz, Rafal
    In: 2018 25th International Conference "Mixed Design of Integrated Circuits and System" (MIXDES), 2018-06-01, S. 169-172
    Konferenz
    Wie komme ich dran?
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    Low power nonlinear Min/Max filters implemented in the CMOS technology
    Dlugosz, Rafal ; Rydlewski, Andrzej ; et al.
    In: 2014 29th International Conference on Microelectronics Proceedings - MIEL, 2014-05-01, S. 397-400
    Konferenz
    Wie komme ich dran?
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    A high-resolution pipeline time-to-digital converter in 0.18μm CMOS technology
    Wang, Yongsheng ; Ye, Qiao ; et al.
    In: 2017 IEEE 12th International Conference on ASIC (ASICON), 2017-10-01, S. 624-627
    Konferenz
    Wie komme ich dran?
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    A 5Gb/s automatic sub-bit between-pair skew compensator for parallel data communications in 0.13µm CMOS
    Zheng, Yuxiang ; Liu, Jin ; et al.
    In: 2010 Symposium on VLSI Circuits, 2010-06-01, S. 71-72
    Konferenz
    Wie komme ich dran?
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    A low voltage buck DC-DC converter using on-chip gate boost technique in 40nm CMOS
    Zhang, Xin ; Chen, Po-Hung ; et al.
    In: 2013 18th Asia and South Pacific Design Automation Conference (ASP-DAC), 2013, S. 109-110
    Konferenz
    Wie komme ich dran?
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    A 0.45-V input on-chip gate boosted (OGB) buck converter in 40-nm CMOS with more than 90% efficiency in load range from 2µW to 50µW
    Zhang, Xin ; Chen, Po-Hung ; et al.
    In: 2012 Symposium on VLSI Circuits (VLSIC), 2012-06-01, S. 194-195
    Konferenz
    Wie komme ich dran?
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    A 10-Gb/s Eye-Opening Monitor Circuit for Receiver Equalizer Adaptations in 65-nm CMOS.
    Lin, Yu-Chuan ; Tsao, Hen-Wai
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 28 (2020), Heft 1, S. 23-34
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    Dieser Titel kann aus lizenzrechtlichen Gründen nur im Campusnetz oder nach Anmeldung angezeigt werden!
    serialPeriodical
  10. Detailansicht für Treffer 10 öffnen
    An all-digital pulsewidth control loop
    Wang, Yi-Ming ; Hu, Chang-Fen ; et al.
    In: 2005 IEEE International Symposium on Circuits and Systems (ISCAS), 2005, S. 1258-1261
    Konferenz
    Wie komme ich dran?
  11. Detailansicht für Treffer 11 öffnen
    A 2.5GHz, 30mW, 0.03mm2, All-Digital Delay-Locked Loop
    Yang, Rong-Jyi ; Liu, Shen-luan
    In: 2006 IEEE Asian Solid-State Circuits Conference, 2006-11-01, S. 271
    Konferenz
    Wie komme ich dran?
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    Dieser Titel kann aus lizenzrechtlichen Gründen nur im Campusnetz oder nach Anmeldung angezeigt werden!
    serialPeriodical
  13. Detailansicht für Treffer 13 öffnen
    Low power clock Optimized Digital De-Skew Buffer with improved duty cycle correction
    Puneeth, L ; Murty, N S
    In: 2015 IEEE International Conference on Computational Intelligence and Computing Research (ICCIC), 2015-12-01, S. 1-5
    Konferenz
    Wie komme ich dran?
  14. Detailansicht für Treffer 14 öffnen
    Low power glitch free dual output coarse digitally controlled delay lines
    John, Shaji Mon. K. ; Sreenidhi, P. R.
    In: 2013 International Conference on Advanced Computing and Communication Systems, 2013-12-01, S. 1-11
    Konferenz
    Wie komme ich dran?
  15. Detailansicht für Treffer 15 öffnen
    Low jitter clock driver for high-performance pipeline ADC
    Chen, Yun ; Fan, Chaojie ; et al.
    In: 2013 IEEE 10th International Conference on ASIC, 2013-10-01, S. 1-4
    Konferenz
    Wie komme ich dran?
  16. Detailansicht für Treffer 16 öffnen
    Low-Phase-Error Small-Area 4-Phase DLL With a Single-Ended-Differential-Single-Ended Voltage-Controlled Delay Line.
    Tong, Xingyuan ; Wu, Jinwu ; et al.
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 69 (2022), Heft 1, S. 25-29
    Online academicJournal
    Zugriff:
    Volltext
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  17. Detailansicht für Treffer 17 öffnen
    Improved Metastability of True Single-Phase Clock D-Flipflops With Applications in Vernier Time-to-Digital Converters
    Parekh, P. ; Yuan, F. ; et al.
    In: IEEE Transactions on Circuits and Systems I: Regular Papers, Jg. 69 (2022-03-01), Heft 3, S. 1102-1114
    Online academicJournal
    Zugriff:
    Volltext
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  18. Detailansicht für Treffer 18 öffnen
    A Fast-Locking Near-Threshold All-Digital SARDLL
    Xu, Tailong ; Zhang, Sheng ; et al.
    In: 2020 IEEE 15th International Conference on Solid-State & Integrated Circuit Technology (ICSICT), 2020-11-03, S. 1-4
    Konferenz
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  19. Detailansicht für Treffer 19 öffnen
    All-Digital Time Integrator Using Bi-Directional Gated Vernier Delay Line
    Parekh, Parth ; Yuan, Fei ; et al.
    In: 2020 IEEE 63rd International Midwest Symposium on Circuits and Systems (MWSCAS), 2020-08-01, S. 321-324
    Konferenz
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  20. Detailansicht für Treffer 20 öffnen
    Efficient Implementations of Delay Elements for Digitally Controlled Delay Lines
    Preethi, D ; Valarmathi, R S
    In: 2019 10th International Conference on Computing, Communication and Networking Technologies (ICCCNT), 2019-07-01, S. 1-7
    Konferenz
    Wie komme ich dran?
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