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558 Treffer

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  1. Detailansicht für Treffer 21 öffnen
    Design and Application of Power Optimized High-Speed CMOS Frequency Dividers
    HENZLER, Stephan ; KOEPPE, Siegmar
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 16 (2008), Heft 11, S. 1513-1520
    Online academicJournal
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  2. Detailansicht für Treffer 22 öffnen
    Properties of Digital Switching Currents in Fully CMOS Combinational Logic
    BOSELLI, Giorgio ; TRUCCO, Gabriella ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 18 (2010), Heft 12, S. 1625-1638
    Online academicJournal
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    Volltext
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  3. Detailansicht für Treffer 23 öffnen
    Fully CMOS-Compatible On-Chip Optical Clock Distribution and Recovery
    THANGARAJ, Charles ; POWNALL, Robert ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 18 (2010), Heft 10, S. 1385-1398
    Online academicJournal
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    Volltext
    Wie komme ich dran?
  4. Detailansicht für Treffer 24 öffnen
    A low power fully CMOS integrated RF transceiver IC for wireless sensor networks
    SEO, Hae-Moon ; MOON, Yeonkug ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 15 (2007), Heft 2, S. 227-231
    Online academicJournal
    Zugriff:
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  5. Detailansicht für Treffer 25 öffnen
    Design of Parasitic and Process-Variation Aware Nano-CMOS RF Circuits: A VCO Case Study
    GHAI, Dhruva ; MOHANTY, Saraju P ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 17 (2009), Heft 9, S. 1339-1342
    Online academicJournal
    Zugriff:
    Volltext
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  6. Detailansicht für Treffer 26 öffnen
    A Low-Noise Multi-GHz CMOS Multiloop Ring Oscillator With Coarse and Fine Frequency Tuning
    HAI QI, LIU ; WANG LING, GOH ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 17 (2009), Heft 4, S. 571-577
    Online academicJournal
    Zugriff:
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  7. Detailansicht für Treffer 27 öffnen
    Design of robust, energy-efficient full adders for deep-submicrometer design using hybrid-CMOS logic style
    GOEL, Sumeer ; KUMAR, Ashok ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 14 (2006), Heft 12, S. 1309-1321
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  8. Detailansicht für Treffer 28 öffnen
    Leakage-suppressed clock-gating circuit with zigzag super cut-OFF CMOS (ZSCCMOS) for leakage-dominant sub-70-nm and sub-1-V-VDD lsis
    MIN, Kyeong-Sik ; CHOI, Hun-Dae ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 14 (2006), Heft 4, S. 430-435
    Online academicJournal
    Zugriff:
    Volltext
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  9. Detailansicht für Treffer 29 öffnen
    Adaptive Techniques for Overcoming Performance Degradation Due to Aging in CMOS Circuits
    KUMAR, Sanjay V ; KIM, Chris H ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 19 (2011), Heft 4, S. 603-614
    Online academicJournal
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  10. Detailansicht für Treffer 30 öffnen
    A 1-V, 16.9 ppm/°C, 250 nA Switched-Capacitor CMOS Voltage Reference
    HSIEH, Chun-Yu ; HUANG, Hong-Wei ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 19 (2011), Heft 4, S. 659-667
    Online academicJournal
    Zugriff:
    Volltext
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  11. Detailansicht für Treffer 31 öffnen
    Design and Analysis of Isolated Noise-Tolerant (INT) Technique in Dynamic CMOS Circuits
    WEY, I-Chyn ; CHEN, You-Gang ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 16 (2008), Heft 12, S. 1708-1712
    Online academicJournal
    Zugriff:
    Volltext
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  12. Detailansicht für Treffer 32 öffnen
    Design of Asynchronous Circuits for High Soft Error Tolerance in Deep Submicrometer CMOS Circuits
    WEIDONG, KUANG ; PEIYI, ZHAO ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 18 (2010), Heft 3, S. 410-422
    Online academicJournal
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  13. Detailansicht für Treffer 33 öffnen
    CMOS Bandgap References With Self-Biased Symmetrically Matched Current-Voltage Mirror and Extension of Sub-1-V Design
    LAM, Yat-Hei ; KI, Wing-Hung
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 18 (2010), Heft 6, S. 857-865
    Online academicJournal
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  14. Detailansicht für Treffer 34 öffnen
    PMOS-Only Sleep Switch Dual-Threshold Voltage Domino Logic in Sub-65-nm CMOS Technologies
    ZHIYU, LIU ; KURSUN, Volkan
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 15 (2007), Heft 12, S. 1311-1319
    Online academicJournal
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  15. Detailansicht für Treffer 35 öffnen
    Supply switching with ground collapse : Simultaneous control of subthreshold and gate leakage current in nanometer-scale CMOS circuits
    SHIN, Youngsoo ; HEO, Sewan ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 15 (2007), Heft 7, S. 758-766
    Online academicJournal
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  16. Detailansicht für Treffer 36 öffnen
    Evaluation of fully-integrated switching regulators for CMOS process technologies
    LEE, Jaeseo ; HATCHER, Geoff ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 15 (2007), Heft 9, S. 1017-1027
    Online academicJournal
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  17. Detailansicht für Treffer 37 öffnen
    Arbitrated time-to-first spike CMOS image sensor with on-chip histogram equalization
    CHEN, SHOUSHUN ; BERMAK, Amine
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 15 (2007), Heft 3, S. 346-357
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  18. Detailansicht für Treffer 38 öffnen
    On circuit techniques to improve noise immunity of CMOS dynamic logic
    LI, DING ; MAZUMDER, Pinaki
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 12 (2004), Heft 9, S. 910-925
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  19. Detailansicht für Treffer 39 öffnen
    Leakage current reduction in CMOS VLSI circuits by input vector control
    ABDOLLAHI, Afshin ; FALLAH, Farzan ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 12 (2004), Heft 2, S. 140-154
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  20. Detailansicht für Treffer 40 öffnen
    LECTOR: A technique for leakage reduction in CMOS circuits
    HANCHATE, Narender ; RANGANATHAN, Nagarajan
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 12 (2004), Heft 2, S. 196-205
    Online academicJournal
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