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  1. Detailansicht für Treffer 21 öffnen
    A PND (PMOS-NMOS-depletion MOS) type single poly gate non-volatile memory cell design with a differential cell architecture in a pure CMOS logic process for a system LSI
    YAMAMOTO, Yasue ; SHIRAHAMA, Masanori ; et al.
    In: IEICE transactions on electronics, Jg. 90 (2007), Heft 5, S. 1129-1137
    Online academicJournal
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  2. Detailansicht für Treffer 22 öffnen
    Application of the Compact Channel Thermal Noise Model of Short Channel MOSFETs to CMOS RFIC Design : Fundamentals and applications of advanced semiconductor devices
    JEON, Jongwook ; SONG, Ickhyun ; et al.
    In: IEICE transactions on electronics, Jg. 92 (2009), Heft 5, S. 627-634
    academicJournal
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  3. Detailansicht für Treffer 23 öffnen
    RF passive components using metal line on Si CMOS : Analog Circuit and Device Technologies
    MASU, Kazuya ; OKADA, Kenichi ; et al.
    In: IEICE transactions on electronics, Jg. 89 (2006), Heft 6, S. 681-691
    Online academicJournal
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  4. Detailansicht für Treffer 24 öffnen
    A PVT Tolerant STM-16 Clock-and-Data Recovery LSI Using an On-Chip Loop-Gain Variation Compensation Architecture in 0.20-μm CMOS/SOI
    OHTOMO, Yusuke ; KOIZUMI, Hiroshi ; et al.
    In: IEICE transactions on electronics, Jg. 91 (2008), Heft 4, S. 655-661
    Online academicJournal
    Zugriff:
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  5. Detailansicht für Treffer 25 öffnen
    Standby and active leakage current control and minimization in CMOS VLSI circuits : Lower-power LSI and lower-power IP
    FALLAH, Farzan ; PEDRAM, Massoud
    In: IEICE transactions on electronics, Jg. 88 (2005), Heft 4, S. 509-519
    Online academicJournal
    Zugriff:
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  6. Detailansicht für Treffer 26 öffnen
    CMOS radio design for complete single chip GPS SoC : Lower-power LSI and lower-power IP
    SUZUKI, Norihito ; KADOYAMA, Takahide ; et al.
    In: IEICE transactions on electronics, Jg. 88 (2005), Heft 4, S. 496-501
    Online academicJournal
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  7. Detailansicht für Treffer 27 öffnen
    Chip-level performance maximization using ASIS (application-specific interconnect structure) wiring design concept for 45 nm CMOS generation : Low-power, high-speed LSIs and related technologies
    ODA, Noriaki ; IMURA, Hironori ; et al.
    In: IEICE transactions on electronics, Jg. 90 (2007), Heft 4, S. 848-855
    Online academicJournal
    Zugriff:
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  8. Detailansicht für Treffer 28 öffnen
    A 13.56 MHz CMOS RF identification passive tag LSI with ferroelectric random access memory : Lower-power LSI and lower-power IP
    MASUI, Shoichi ; TERAMOTO, Toshiyuki
    In: IEICE transactions on electronics, Jg. 88 (2005), Heft 4, S. 601-607
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
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  9. Detailansicht für Treffer 29 öffnen
    A CMOS SRAM Test Cell Design Using Selectively Metal-Covered Transistors for a Laser Irradiation Failure Analysis
    HATANO, Hiroshi
    In: IEICE transactions on electronics, Jg. 95 (2012), Heft 11, S. 1827-1829
    academicJournal
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  10. Detailansicht für Treffer 30 öffnen
    A ―70 dBm-Sensitivity 522 Mbps 0.19 nJ/bit-TX 0.43 nJ/bit-RX Transceiver for Transfer Jet™ SoC in 65 nm CMOS : Analog Circuits and Related SoC Integration Technologies
    MIYASHITA, Daisuke ; AGAWA, Kenichi ; et al.
    In: IEICE transactions on electronics, Jg. 96 (2013), Heft 6, S. 783-789
    academicJournal
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  11. Detailansicht für Treffer 31 öffnen
    Digital Calibration and Correction Methods for CMOS Analog-to-Digital Converters : Solid-State Circuit Design -Architecture, Circuit, Device and Design Methodology
    DOSHO, Shiro
    In: IEICE transactions on electronics, Jg. 95 (2012), Heft 4, S. 421-431
    academicJournal
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  12. Detailansicht für Treffer 32 öffnen
    Analytical Model of Static Noise Margin in CMOS SRAM for Variation Consideration
    SHINOHARA, Hirofumi ; NII, Koji ; et al.
    In: IEICE transactions on electronics, Jg. 91 (2008), Heft 9, S. 1488-1500
    Online academicJournal
    Zugriff:
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  13. Detailansicht für Treffer 33 öffnen
    Evaluation of 1/f Noise Characteristics in High-k/Metal Gate and SiON/Poly-Si Gate MOSFET with 65 nm CMOS Process : Fundamentals and Applications of Advanced Semiconductor Devices
    IMAMOTO, Takuya ; SASAKI, Takeshi ; et al.
    In: IEICE transactions on electronics, Jg. 94 (2011), Heft 5, S. 724-729
    academicJournal
    Wie komme ich dran?
  14. Detailansicht für Treffer 34 öffnen
    Design of High-Performance CMOS Level Converters Considering PVT Variations
    WANG, Jinn-Shyan ; CHANG, Yu-Juey ; et al.
    In: IEICE transactions on electronics, Jg. 94 (2011), Heft 5, S. 913-916
    academicJournal
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  15. Detailansicht für Treffer 35 öffnen
    A Large Read and Write Margins, Low Leakage Power, Six-Transistor 90-nm CMOS SRAM : Circuits and Desig Techniques for Advanced Large Scale Integration
    ENOMOTO, Tadayoshi ; KOBAYASHI, Nobuaki
    In: IEICE transactions on electronics, Jg. 94 (2011), Heft 4, S. 530-538
    academicJournal
    Wie komme ich dran?
  16. Detailansicht für Treffer 36 öffnen
    A 1-Mbps 1.6-μA Active-RFID CMOS LSI for the 300-MHz Frequency Band with an All-Digital RF Transmitting Scheme
    SUZUKI, Kenji ; UGAJIN, Mamoru ; et al.
    In: IEICE transactions on electronics, Jg. 94 (2011), Heft 6, S. 1084-1090
    academicJournal
    Wie komme ich dran?
  17. Detailansicht für Treffer 37 öffnen
    A Near 1-V Operational, 0.18-μm CMOS Passive Sigma-Delta Modulator with 77 dB of Dyanamic Range : Analog Circuits and Related SoC Integration Technologies
    SAI, Toru ; SUGIMOTO, Yasuhiro
    In: IEICE transactions on electronics, Jg. 93 (2010), Heft 6, S. 747-754
    academicJournal
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  18. Detailansicht für Treffer 38 öffnen
    A1V phase locked loop with leakage compensation in 0.13μm CMOS technology : VLSI design technology in the sub-100 nm era
    CHUANG, Chi-Nan ; LIU, Shen-Iuan
    In: IEICE transactions on electronics, Jg. 89 (2006), Heft 3, S. 295-299
    Online academicJournal
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  19. Detailansicht für Treffer 39 öffnen
    Continuous design efforts for ubiquitous network era under the physical limitation of advanced CMOS : Low-power, high-speed LSIs and related technologies
    ARIMOTO, Kazutami ; HATTORI, Toshihiro ; et al.
    In: IEICE transactions on electronics, Jg. 90 (2007), Heft 4, S. 657-665
    Online academicJournal
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  20. Detailansicht für Treffer 40 öffnen
    A 130-nm CMOS 95-mm2 1-Gb multilevel AG-AND-type flash memory with 10-MB/s programming throughput
    KURATA, Hideaki ; SAEKI, Shunichi ; et al.
    In: IEICE transactions on electronics, Jg. 89 (2006), Heft 10, S. 1469-1479
    Online academicJournal
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