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    Design and Optimization of Multithreshold CMOS (MTCMOS) Circuits.
    Anis, Mohab ; Areibi, Shawki ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 22 (2003-10-01), Heft 10, S. 1324-1342
    Online academicJournal
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    Technology-Portable Analytical Model for DSM CMOS Inverter Transition-Time Estimation.
    Kabbani, Adnan ; Al-Khalil, Dhamin ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 22 (2003-09-01), Heft 9, S. 1177-1187
    Online academicJournal
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    Chip-Level Charged-Device Modeling and Simulation in CMOS Integrated Circuits.
    Lee, Jaesik ; Kim, Ki-Wook ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 22 (2003), Heft 1, S. 67-81
    Online academicJournal
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    Algorithms for Minimizing Standby Power in Deep Submicrometer, Dual-V[subt] CMOS Circuits.
    Wang, Qi ; Vrudhula, Sarma B.K.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 21 (2002-03-01), Heft 3, S. 306-317
    Online academicJournal
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    A Modeling Technique for CMOS Gates.
    Chatzigeorgiou, Alexander ; Nikolaidis, Spiridon
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 18 (1999-05-01), Heft 5, S. 557-575
    Online academicJournal
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  6. Detailansicht für Treffer 46 öffnen
    Oscillation and Sequential Behavior Caused by Opens in the Routing in Digital CMOS Circuits.
    Konuk, Haluk ; Ferguson, F. Joel
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 17 (1998-11-01), Heft 11, S. 1200-1210
    Online academicJournal
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  7. Detailansicht für Treffer 47 öffnen
    Spin-Transfer Torque Devices for Logic and Memory: Prospects and Perspectives.
    Fong, Xuanyao ; Kim, Yusung ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 35 (2016), Heft 1, S. 1-22
    Online academicJournal
    Zugriff:
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  8. Detailansicht für Treffer 48 öffnen
    Efficient timing analysis for CMOS circuits considering...
    Sun, Shang-Zhi ; Du, David H.C. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 17 (1998-06-01), Heft 6, S. 546-552
    Online academicJournal
    Zugriff:
    Volltext
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  9. Detailansicht für Treffer 49 öffnen
    Partitioning and analysis of static digital CMOS circuits.
    Hubner, U. ; Vierhaus, H.T. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 16 (1997-11-01), Heft 11, S. 1292-1310
    Online academicJournal
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  10. Detailansicht für Treffer 50 öffnen
    Diagnosis of CMOS Op-Amps with gate oxide short faults...
    Yu, S. ; Jervis, B.W. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 16 (1997-08-01), Heft 8, S. 930-985
    Online academicJournal
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  11. Detailansicht für Treffer 51 öffnen
    Charge-based fault simulation for CMOS network breaks.
    Konuk, Haluk ; Ferguson, F. Joel
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 15 (1996-12-01), Heft 12, S. 1555-1567
    Online academicJournal
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  12. Detailansicht für Treffer 52 öffnen
    Technology mapping onto very-high-speed standard CMOS hardware.
    Larsson-Edefors, Per
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 15 (1996-09-01), Heft 9, S. 1137-1151
    Online academicJournal
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  13. Detailansicht für Treffer 53 öffnen
    Modeling and simulation of broken connections in CMOS IC's.
    Favalli, Michele ; Dalpasso, Marcello
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 15 (1996-07-01), Heft 7, S. 808-814
    Online academicJournal
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  14. Detailansicht für Treffer 54 öffnen
    VAET-STT: Variation Aware STT-MRAM Analysis and Design Space Exploration Tool.
    Mohanachandran Nair, Sarath ; Bishnoi, Rajendra ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 37 (2018-07-01), Heft 7, S. 1396-1407
    Online academicJournal
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  15. Detailansicht für Treffer 55 öffnen
    Three-Port Model of a Modern MOS Transistor in Millimeter Wave Band, Considering Distributed Effects.
    Yavand Hasani, Javad
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 35 (2016-09-01), Heft 9, S. 1509-1518
    Online academicJournal
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  16. Detailansicht für Treffer 56 öffnen
    A Fast Prototyping Framework for Analog Layout Migration With Planar Preservation.
    Pan, Po-Cheng ; Chin, Ching-Yu ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 34 (2015-09-01), Heft 9, S. 1373-1386
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  17. Detailansicht für Treffer 57 öffnen
    TIME: A Training-in-Memory Architecture for RRAM-Based Deep Neural Networks.
    Cheng, Ming ; Xia, Lixue ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 38 (2019-05-01), Heft 5, S. 834-847
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  18. Detailansicht für Treffer 58 öffnen
    A Pulse Shrinking-Based Test Solution for Prebond Through Silicon via in 3-D ICs.
    Yi, Maoxiang ; Bian, Jingchang ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 38 (2019-04-01), Heft 4, S. 755-766
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  19. Detailansicht für Treffer 59 öffnen
    Experimental Characterization of CMOS Interconnect Open Defects.
    Arumí, Daniel ; Rodríguez-Montañés, Rosa ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 27 (2008), Heft 1, S. 123-136
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  20. Detailansicht für Treffer 60 öffnen
    Modeling of Failure Probability and Statistical Design of SRAM Array for Yield Enhancement in Nanoscaled CMOS.
    Mukhopadhyay, Saibal ; Mahmoodi, Hamid ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 24 (2005-12-01), Heft 12, S. 1859-1880
    Online academicJournal
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