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  1. Detailansicht für Treffer 81 öffnen
    An activity-driven encoding scheme for power optimization in microprogrammed control unit
    Roy, K. ; Wang, C.-Y.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 7 (1999-03-01), S. 130-134
    Online unknown
    Zugriff:
    View record in OpenAIRE (Volltext)
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  2. Detailansicht für Treffer 82 öffnen
    Reducing Interconnect Delay Uncertainty via Hybrid Polarity Repeater Insertion
    Akl, C.J. ; Bayoumi, Magdy
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 16 (2008-09-01), S. 1230-1239
    Online unknown
    Zugriff:
    View record in OpenAIRE (Volltext)
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  3. Detailansicht für Treffer 83 öffnen
    Integrated Power and Clock Distribution Network.
    Esmaeili, Seyed E. ; Al-Kahlili, Asim J.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 21 (2013-10-01), Heft 10, S. 1941-1945
    Online academicJournal
    Zugriff:
    Volltext
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  4. Detailansicht für Treffer 84 öffnen
    A Design Methodology for Power Efficiency Optimization of High-Speed Equalized-Electrical I/O Architectures.
    Palaniappan, Arun ; Palermo, Samuel
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 21 (2013-08-01), Heft 8, S. 1421-1431
    Online academicJournal
    Zugriff:
    Volltext
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  5. Detailansicht für Treffer 85 öffnen
    Power-Up Sequence Control for MTCMOS Designs.
    Chen, Shi-Hao ; Lin, Youn-Long ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 21 (2013-03-01), Heft 3, S. 413-423
    Online academicJournal
    Zugriff:
    Volltext
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  6. Detailansicht für Treffer 86 öffnen
    A 4 × 10 Gb/s Adaptive Optical Receiver Utilizing Current-Reuse and Crosstalk-Remove.
    Wang, Juncheng ; Chen, Xuefeng ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 29 (2021-12-01), Heft 12, S. 2110-2118
    Online academicJournal
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    Dieser Titel kann aus lizenzrechtlichen Gründen nur im Campusnetz oder nach Anmeldung angezeigt werden!
    academicJournal
  8. Detailansicht für Treffer 88 öffnen
    Binary Multiplication Using Hybrid MOS and Multi-Gate Single-Electron Transistors.
    Deng, Guoqing ; Chen, Chunhong
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 21 (2013-09-01), Heft 9, S. 1573-1582
    Online academicJournal
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    Volltext
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  9. Detailansicht für Treffer 89 öffnen
    Crosstalk-Computing-Based Gate-Level Reconfigurable Circuits.
    Macha, Naveen Kumar ; Repalle, Bhavana Tejaswini ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-08-01), Heft 8, S. 1073-1083
    Online academicJournal
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    Volltext
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  10. Detailansicht für Treffer 90 öffnen
    Ferroelectric FETs-Based Nonvolatile Logic-in-Memory Circuits.
    Yin, Xunzhao ; Chen, Xiaoming ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019), Heft 1, S. 159-172
    Online academicJournal
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    Volltext
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  11. Detailansicht für Treffer 91 öffnen
    A Pre-Activation, Golden IC Free, Hardware Trojan Detection Approach.
    Esmaeili Taheri, Hamidreza ; Mirhassani, Mitra
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-03-01), Heft 3, S. 315-324
    Online academicJournal
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    Volltext
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  12. Detailansicht für Treffer 92 öffnen
    An All-Standard-Cell-Based Synthesizable SAR ADC With Nonlinearity-Compensated RDAC.
    Xu, Zule ; Ojima, Naoki ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 29 (2021-12-01), Heft 12, S. 2153-2162
    Online academicJournal
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  13. Detailansicht für Treffer 93 öffnen
    A Small Ripple and High-Efficiency Wordline Voltage Generator for 3-D nand Flash Memories.
    Wang, Qianqian ; Liu, Fei ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 29 (2021-11-01), Heft 11, S. 1903-1911
    Online academicJournal
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    academicJournal
  15. Detailansicht für Treffer 95 öffnen
    Performance Analysis of a Low-Power High-Speed Hybrid 1-bit Full Adder Circuit.
    Bhattacharyya, Partha ; Kundu, Bijoy ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 23 (2015-10-01), Heft 10, S. 2001-2008
    Online academicJournal
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  16. Detailansicht für Treffer 96 öffnen
    A 175.2-mW 4-Stage OTA With Wide Load Range (400 pF–12 nF) Using Active Parallel Compensation.
    Fordjour, Samuel Annor ; Riad, Joseph ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 28 (2020-07-01), Heft 7, S. 1621-1629
    Online academicJournal
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  17. Detailansicht für Treffer 97 öffnen
    Low-Supply Sensitivity LC VCOs With Complementary Varactors.
    Gui, Xiaoyan ; Tang, Bingjun ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 28 (2020-07-01), Heft 7, S. 1589-1599
    Online academicJournal
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  18. Detailansicht für Treffer 98 öffnen
    Analysis of Bitwise and Samplewise Switched Passive Charge Sharing SAR ADCs.
    Shi, C.-J. Richard ; Wang, Aili
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019-09-01), Heft 9, S. 1977-1989
    Online academicJournal
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  19. Detailansicht für Treffer 99 öffnen
    Through-Silicon Via-Based Capacitor and Its Application in LDO Regulator Design.
    Qian, Libo ; Qian, Kefang ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019-08-01), Heft 8, S. 1947-1951
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  20. Detailansicht für Treffer 100 öffnen
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    academicJournal
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