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    A 0.6 V 1.63 fJ/c.-s. Detective Open-Loop Dynamic System Buffer for SAR ADC in Zero-Capacitor TDDI System.
    Hu, Yao-Sheng ; Huang, Li-Yu ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-10-01), Heft 10, S. 2680-2690
    Online academicJournal
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    An 11-b 300-MS/s Double-Sampling Pipelined ADC With On-Chip Digital Calibration for Memory Effects.
    Miki, Takuji ; Morie, Takashi ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 47 (2012-11-01), Heft 11, S. 2773-2782
    Online academicJournal
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    A 75.3-dB SNDR 24-MS/s Ring Amplifier-Based Pipelined ADC Using Averaging Correlated Level Shifting and Reference Swapping for Reducing Errors From Finite Opamp Gain and Capacitor Mismatch.
    Hung, Tsung-Chih ; Kuo, Tai-Haur
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-05-01), Heft 5, S. 1425-1435
    Online academicJournal
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    A 12-Bit, 300-MS/s Single-Channel Pipelined-SAR ADC With an Open-Loop MDAC.
    Wu, Chao ; Yuan, Jie
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-05-01), Heft 5, S. 1446-1454
    Online academicJournal
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    A 12-Bit 31.1- $\mu$ W 1-MS/s SAR ADC With On-Chip Input-Signal-Independent Calibration Achieving 100.4-dB SFDR Using 256-fF Sampling Capacitance.
    Shen, Junhua ; Shikata, Akira ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-04-01), Heft 4, S. 937-947
    Online academicJournal
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    A 0.029-mm2 17-fJ/Conversion-Step Third-Order CT $\Delta\Sigma$ ADC With a Single OTA and Second-Order Noise-Shaping SAR Quantizer.
    Liu, Jiaxin ; Li, Shaolan ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-02-01), Heft 2, S. 428-440
    Online academicJournal
    Zugriff:
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    A 44-fJ/Conversion Step 200-MS/s Pipeline ADC Employing Current-Mode MDACs.
    Briseno-Vidrios, Carlos ; Zhou, Dadian ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 53 (2018-11-01), Heft 11, S. 3280-3292
    Online academicJournal
    Zugriff:
    Volltext
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  8. Detailansicht für Treffer 48 öffnen
    A 0.4-V 13-bit 270-kS/s SAR-ISDM ADC With Opamp-Less Time-Domain Integrator.
    Hsieh, Sung-En ; Hsieh, Chih-Cheng
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-06-01), Heft 6, S. 1648-1656
    Online academicJournal
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  9. Detailansicht für Treffer 49 öffnen
    A 78.5-dB SNDR Radiation- and Metastability-Tolerant Two-Step Split SAR ADC Operating Up to 75 MS/s With 24.9-mW Power Consumption in 65-nm CMOS.
    Xu, Hongda ; Huang, Hai ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-02-01), Heft 2, S. 441-451
    Online academicJournal
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  10. Detailansicht für Treffer 50 öffnen
    A 24–72-GS/s 8-b Time-Interleaved SAR ADC With 2.0–3.3-pJ/Conversion and >30 dB SNDR at Nyquist in 14-nm CMOS FinFET.
    Kull, Lukas ; Luu, Danny ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 53 (2018-12-01), Heft 12, S. 3508-3516
    Online academicJournal
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  11. Detailansicht für Treffer 51 öffnen
    A 12-bit 300-MS/s SAR ADC With Inverter-Based Preamplifier and Common-Mode-Regulation DAC in 14-nm CMOS FinFET.
    Luu, Danny ; Kull, Lukas ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 53 (2018-11-01), Heft 11, S. 3268-3279
    Online academicJournal
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  12. Detailansicht für Treffer 52 öffnen
    A 66-dB SNDR Pipelined Split-ADC in 40-nm CMOS Using a Class-AB Residue Amplifier.
    Akter, Md Shakil ; Sehgal, Rohan ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 53 (2018-10-01), Heft 10, S. 2939-2950
    Online academicJournal
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  13. Detailansicht für Treffer 53 öffnen
    A 0.5-V 12-bit SAR ADC Using Adaptive Time-Domain Comparator With Noise Optimization.
    Hsieh, Sung-En ; Kao, Chen-Che ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 53 (2018-10-01), Heft 10, S. 2763-2771
    Online academicJournal
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  14. Detailansicht für Treffer 54 öffnen
    Dieser Titel kann aus lizenzrechtlichen Gründen nur im Campusnetz oder nach Anmeldung angezeigt werden!
    academicJournal
  15. Detailansicht für Treffer 55 öffnen
    A Nyquist Rate SAR ADC Employing Incremental Sigma Delta DAC Achieving Peak SFDR = 107 dB at 80 kS/s.
    AlMarashli, Ahmad ; Anders, Jens ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 53 (2018-05-01), Heft 5, S. 1493-1507
    Online academicJournal
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  16. Detailansicht für Treffer 56 öffnen
    An 84.6-dB-SNDR and 98.2-dB-SFDR Residue-Integrated SAR ADC for Low-Power Sensor Applications.
    Choi, Seungnam ; Ku, Hwan-Seok ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 53 (2018-02-01), Heft 2, S. 404-417
    Online academicJournal
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  17. Detailansicht für Treffer 57 öffnen
    A 12-b, 30-MS/s, 2.95-mW Pipelined ADC Using Single-Stage Class-AB Amplifiers and Deterministic Background Calibration.
    Kim, Justin Kyung-Ryun ; Murmann, Boris
    In: IEEE Journal of Solid-State Circuits, Jg. 47 (2012-09-01), Heft 9, S. 2141-2151
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  18. Detailansicht für Treffer 58 öffnen
    A Bypass-Switching SAR ADC With a Dynamic Proximity Comparator for Biomedical Applications.
    Wang, Tzu-Yun ; Li, Hao-Yu ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 53 (2018-06-01), Heft 6, S. 1743-1754
    Online academicJournal
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  19. Detailansicht für Treffer 59 öffnen
    Precision Passive-Charge-Sharing SAR ADC: Analysis, Design, and Measurement Results.
    Chen, Baozhen ; Maddox, Mark ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 53 (2018-05-01), Heft 5, S. 1481-1492
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  20. Detailansicht für Treffer 60 öffnen
    A 69-dB SNDR 300-MS/s Two-Time Interleaved Pipelined SAR ADC in 16-nm CMOS FinFET With Capacitive Reference Stabilization.
    Martens, Ewout ; Hershberg, Benjamin ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 53 (2018-04-01), Heft 4, S. 1161-1171
    Online academicJournal
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