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  1. Detailansicht für Treffer 81 öffnen
    Extracting schematic-like information from CMOS circuit net-lists.
    Lue, W. J. ; McNamee, L. P.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 1989-06-01, S. 690-693
    Online Konferenz
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    Wie komme ich dran?
  2. Detailansicht für Treffer 82 öffnen
    Test generation of stuck-open faults using stuck-at test sets in CMOS combinational circuits.
    Lee, H. K. ; Ha, D. S. ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 1989-06-01, S. 345-350
    Online Konferenz
    Zugriff:
    Full Text Finder (Volltext)
    Wie komme ich dran?
  3. Detailansicht für Treffer 83 öffnen
    A module generator for optimized CMOS buffers.
    Al-Khalili, A. J. ; Zhu, Y. ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 1989-06-01, S. 245-250
    Online Konferenz
    Zugriff:
    Full Text Finder (Volltext)
    Wie komme ich dran?
  4. Detailansicht für Treffer 84 öffnen
    Optimal layout to avoid CMOS stuck-open faults.
    Koeppe, S.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 1987-10-01, S. 829-835
    Online Konferenz
    Zugriff:
    Full Text Finder (Volltext)
    Wie komme ich dran?
  5. Detailansicht für Treffer 85 öffnen
    A rule-based circuit representation for automated CMOS design and verification.
    Wu, C.-F. E. ; Wojcik, A. S. ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 1987-10-01, S. 786-792
    Online Konferenz
    Zugriff:
    Full Text Finder (Volltext)
    Wie komme ich dran?
  6. Detailansicht für Treffer 86 öffnen
    Layout optimization of CMOS functional cells.
    Maiasz, R. L. ; Hayes, J. P.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 1987-10-01, S. 544-551
    Online Konferenz
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    Full Text Finder (Volltext)
    Wie komme ich dran?
  7. Detailansicht für Treffer 87 öffnen
    Fast, small, and static combinatorial CMOS circuits.
    Serlet, B. P.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 1987-10-01, S. 451-458
    Online Konferenz
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    Wie komme ich dran?
  8. Detailansicht für Treffer 88 öffnen
    Transistor sizing in CMOS circuits.
    Cirit, M. A.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 1987-10-01, S. 121-124
    Online Konferenz
    Zugriff:
    Full Text Finder (Volltext)
    Wie komme ich dran?
  9. Detailansicht für Treffer 89 öffnen
    Delay optimization of combinational static CMOS logic.
    Hofmann, M. ; Kim, J. K.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 1987-10-01, S. 125-132
    Online Konferenz
    Zugriff:
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    Wie komme ich dran?
  10. Detailansicht für Treffer 90 öffnen
    Comparison of CMOS PLA and polycell representations of control logic.
    Gerveshi, Christine M.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 1986-07-02, S. 638-642
    Online Konferenz
    Zugriff:
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    Wie komme ich dran?
  11. Detailansicht für Treffer 91 öffnen
    A rule-based logic circuit synthesis system for CMOS gate arrays.
    Saito, Takao ; Sugimoto, Hiroyuki ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 1986-07-02, S. 594-600
    Online Konferenz
    Zugriff:
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    Wie komme ich dran?
  12. Detailansicht für Treffer 92 öffnen
    Transistor-level test generation for physical failures in CMOS circuits.
    Shih, Hsi-Ching ; Abraham, Jacob A.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 1986-07-02, S. 243-249
    Online Konferenz
    Zugriff:
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    Wie komme ich dran?
  13. Detailansicht für Treffer 93 öffnen
    Robust test generation algorithm for stuck-open fault in CMOS circuits.
    Weiwei, Mao ; Xieting, Ling
    In: DAC: Annual ACM/IEEE Design Automation Conference, 1986-07-02, S. 236-242
    Online Konferenz
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    Wie komme ich dran?
  14. Detailansicht für Treffer 94 öffnen
    Algorithms for automatic transistor sizing in CMOS digital circuits.
    Kao, William H. ; Fathi, Nader ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 1985-06-01, S. 781-784
    Online Konferenz
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  15. Detailansicht für Treffer 95 öffnen
    Automatic layout algorithms for function blocks of CMOS gate arrays.
    Noda, Shigeo ; Yoshizawa, Hitoshi ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 1985-06-01, S. 46-52
    Online Konferenz
    Zugriff:
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    Wie komme ich dran?
  16. Detailansicht für Treffer 96 öffnen
    GALA - an automatic layout system for high density CMOS gate arrays.
    Tien, B. N. ; Ting, B. S. ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 1984-06-25, S. 657-662
    Online Konferenz
    Zugriff:
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    Wie komme ich dran?
  17. Detailansicht für Treffer 97 öffnen
    A gate level model for CMOS combinational logic circuits with application to fault detection.
    Reddy, Sudhakar M. ; Agrawal, Vishwani D. ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 1984-06-25, S. 504-509
    Online Konferenz
    Zugriff:
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    Wie komme ich dran?
  18. Detailansicht für Treffer 98 öffnen
    The UK5000 - successful collaborative development of an integrated design system for a 5000 gate CMOS array with built-in test.
    Grierson, J. R. ; Cosgrove, B. ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 1983-06-27, S. 629-636
    Online Konferenz
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  19. Detailansicht für Treffer 99 öffnen
    On fault detection in CMOS logic networks.
    Chiang, Kuang-Wei ; Vranesic, Zvonko G.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 1983-06-27, S. 50-56
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  20. Detailansicht für Treffer 100 öffnen
    Gate matrix layout of random control logic in a 32-bit CMOS CPU chip adaptable to evolving logic design.
    Kang, S. M. ; Krambeck, R. H. ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 1982, S. 170-174
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    Wie komme ich dran?
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