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  1. Detailansicht für Treffer 61 öffnen
    A soft-error-tolerant, 1.25 GHz to 3.125 GHz, 3.18 ps RMS-jitter CPPLL in 40 nm CMOS process
    Chen, Jianjun ; Liang, Bin ; et al.
    In: Microelectronics Reliability, Jg. 124 (2021-09-01), S. 114337-114337
    Online unknown
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  2. Detailansicht für Treffer 62 öffnen
    Impact of single-defects on the variability of CMOS inverter circuits
    Enichlmair, Hubert ; Waltl, Michael ; et al.
    In: Microelectronics Reliability, Jg. 126 (2021-11-01), S. 114275-114275
    Online unknown
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  3. Detailansicht für Treffer 63 öffnen
    Sub-10 MeV proton-induced single-event transients in 65 nm CMOS inverter chains
    Zhenyu, Wu ; Chi, Yaqing ; et al.
    In: Microelectronics Reliability, Jg. 125 (2021-10-01), S. 114366-114366
    Online unknown
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  4. Detailansicht für Treffer 64 öffnen
    Low cost and highly reliable hardened latch design for nanoscale CMOS technology
    Choi, Ken ; Nan, Haiqing
    In: Microelectronics Reliability, Jg. 52 (2012-06-01), S. 1209-1214
    Online unknown
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  5. Detailansicht für Treffer 65 öffnen
    The impact of process-induced mechanical stress in narrow width devices and variable-taper CMOS buffer design
    Dasgupta, Sudeb ; Alam, Naushad ; et al.
    In: Microelectronics Reliability, Jg. 53 (2013-05-01), S. 718-724
    Online unknown
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  6. Detailansicht für Treffer 66 öffnen
    The impact of process-induced mechanical stress on CMOS buffer design using multi-fingered devices
    Alam, Naushad ; Dasgupta, Sudeb ; et al.
    In: Microelectronics Reliability, Jg. 53 (2013-03-01), S. 379-385
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  7. Detailansicht für Treffer 67 öffnen
    Novel radiation hardened latch design considering process, voltage and temperature variations for nanoscale CMOS technology
    Choi, Ken ; Nan, Haiqing
    In: Microelectronics Reliability, Jg. 51 (2011-12-01), S. 2086-2092
    Online unknown
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  8. Detailansicht für Treffer 68 öffnen
    Process variation aware dual-Vth assignment technique for low power nanoscale CMOS design
    Chandorkar, Saurabh A. ; Chandorkar, A.N. ; et al.
    In: Microelectronics Reliability, Jg. 51 (2011-12-01), S. 2357-2365
    Online unknown
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  9. Detailansicht für Treffer 69 öffnen
    Challenges and opportunity in performance, variability and reliability in sub-45nm CMOS technologies
    Boeuf, Frederic ; Arnaud, Franck ; et al.
    In: Microelectronics Reliability, Jg. 51 (2011-09-01), S. 1508-1514
    Online unknown
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  10. Detailansicht für Treffer 70 öffnen
    Reliability impact due to high current, lattice and hot carriers temperatures on β(2×2) matrix ESD power devices for advanced CMOS technologies
    Jimenez, Jean ; Marin-Cudraz, D. ; et al.
    In: Microelectronics Reliability, Jg. 51 (2011-09-01), S. 1608-1613
    Online unknown
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  11. Detailansicht für Treffer 71 öffnen
    Leakage current, active power, and delay analysis of dynamic dual Vt CMOS circuits under P–V–T fluctuations
    Wang, Jinhui ; Wu, Wuchen ; et al.
    In: Microelectronics Reliability, Jg. 51 (2011-09-01), S. 1498-1502
    Online unknown
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  12. Detailansicht für Treffer 72 öffnen
    Barrier layer thickness analysis for reliable copper plug process in CMOS technology
    Sanjeev Kumar Manhas ; Singh, Navab ; et al.
    In: Microelectronics Reliability, Jg. 51 (2011-08-01), S. 1365-1371
    Online unknown
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  13. Detailansicht für Treffer 73 öffnen
    Investigation on CDM ESD events at core circuits in a 65-nm CMOS process
    Tang Long Chang ; Lin, Chun-Yu ; et al.
    In: Microelectronics Reliability, Jg. 52 (2012-11-01), S. 2627-2631
    Online unknown
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  14. Detailansicht für Treffer 74 öffnen
    The impact of device width on the variability of post-irradiation leakage currents in 90 and 65 nm CMOS technologies
    Alles, Michael L. ; Fleetwood, Daniel M. ; et al.
    In: Microelectronics Reliability, Jg. 52 (2012-11-01), S. 2521-2526
    Online unknown
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  15. Detailansicht für Treffer 75 öffnen
    Design of CMOS logic gates with enhanced robustness against aging degradation
    V. Dal Bem ; Ribas, Renato P. ; et al.
    In: Microelectronics Reliability, Jg. 52 (2012-09-01), S. 1822-1826
    Online unknown
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  16. Detailansicht für Treffer 76 öffnen
    Symmetrical ESD trigger and pull-up using BIMOS transistor in advanced CMOS technology
    Troussier, Ghislain ; Bourgeat, Johan ; et al.
    In: Microelectronics Reliability, Jg. 52 (2012-09-01), S. 1998-2004
    Online unknown
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  17. Detailansicht für Treffer 77 öffnen
    Feasible approach for processes integration of CMOS transistor gate/side-wall spacer patterning fabrication
    Weng, Chun-Jen
    In: Microelectronics Reliability, Jg. 50 (2010-12-01), S. 1951-1960
    Online unknown
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  18. Detailansicht für Treffer 78 öffnen
    Gate delay variability estimation method for parametric yield improvement in nanometer CMOS technology
    Reis, Andre I. ; Digeorgia N. da Silva ; et al.
    In: Microelectronics Reliability, Jg. 50 (2010-09-01), S. 1223-1229
    Online unknown
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  19. Detailansicht für Treffer 79 öffnen
    Generating sub-1V reference voltages from a resistorless CMOS bandgap reference circuit by using a piecewise curvature temperature compensation technique
    Wong, Oi-Ying ; Tam, Wing-Shan ; et al.
    In: Microelectronics Reliability, Jg. 50 (2010-08-01), S. 1054-1061
    Online unknown
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  20. Detailansicht für Treffer 80 öffnen
    Micropower fully integrated CMOS readout interface for neural recording application
    Li, Hongge ; Zhang, Youguang ; et al.
    In: Microelectronics Reliability, Jg. 50 (2010-02-01), S. 273-281
    Online unknown
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