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    Memory streaming acceleration for embedded systems with CPU-accelerator cooperative data processing
    Lee, Kwangho ; Kong, Joonho ; et al.
    In: Microprocessors and Microsystems, Jg. 71 (2019-11-01)
    academicJournal
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    Exhaustive single bit fault analysis. A use case against Mbedtls and OpenSSL’s protection on ARM and Intel CPU
    Carré, Sébastien ; Desjardins, Matthieu ; et al.
    In: Microprocessors and Microsystems, Jg. 71 (2019-11-01)
    academicJournal
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    Applying frame layout to hardware design in FPGA for seamless support of cross calls in CPU-FPGA coupling architecture
    Nguyen Thi Huong, Giang ; Na, Yeoul ; et al.
    In: Microprocessors and Microsystems, Jg. 35 (2011), Heft 5, S. 462-472
    academicJournal
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    academicJournal
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    Memory streaming acceleration for embedded systems with CPU-accelerator cooperative data processing
    Lee, Kwangho ; Kong, Joonho ; et al.
    In: Microprocessors and Microsystems, Jg. 71 (2019-11-01), S. 102897-102897
    Online unknown
    Zugriff:
    View record in OpenAIRE (Volltext)
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    academicJournal
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    Nachschlagewerk
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    Hardware switch for DMA transfer to augment CPU efficiency
    EL-KATEEB, ALI
    In: Microprocessors and microsystems, Jg. 7 (1983), Heft 3, S. 117-120
    academicJournal
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    CPU architecture for realtime VME systems
    Burnley, Philip
    In: Microprocessors and Microsystems, Jg. v12 (1988-04-01), Heft n3, S. 153-158
    serialPeriodical
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  10. Detailansicht für Treffer 10 öffnen
    Automatic cache partitioning method for high-level synthesis
    Jones, Bryant ; Hanna, Darrin M.
    In: Microprocessors and Microsystems, Jg. 67 (2019-06-01), S. 71-81
    Online unknown
    Zugriff:
    View record in OpenAIRE (Volltext)
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    academicJournal
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    Side-channel leakage models for RISC instruction set architectures from empirical data
    Rass, Stefan ; Seuschek, Hermann
    In: Microprocessors and Microsystems, Jg. 47 (2016-11-01), S. 74-81
    Online unknown
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    A clock synchronization method for EtherCAT master
    Chen, Xin ; Zhou, Nan ; et al.
    In: Microprocessors and Microsystems, Jg. 46 (2016-10-01), S. 211-218
    Online unknown
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  14. Detailansicht für Treffer 14 öffnen
    Cache timing attacks on NoC-based MPSoCs
    Forlin, Bruno ; Reinbrecht, Cezar ; et al.
    In: Microprocessors and Microsystems, Jg. 66 (2019-04-01), S. 1-9
    Online unknown
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  15. Detailansicht für Treffer 15 öffnen
    Virtual-Cache: A cache-line borrowing technique for efficient GPU cache architectures
    Nam Sung Kim ; Wei, Jizeng ; et al.
    In: Microprocessors and Microsystems, Jg. 85 (2021-09-01), S. 104301-104301
    Online unknown
    Zugriff:
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    High speed FPGA-based data acquisition system
    Aboli Audumbar Khedkar ; Khade, R. H.
    In: Microprocessors and Microsystems, Jg. 49 (2017-03-01), S. 87-94
    Online unknown
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    A controlled fetching technique for effective management of shared resources in SMT processors
    Lin, Wei-Ming ; Madhava Krishnan Ramanathan
    In: Microprocessors and Microsystems, Jg. 57 (2018-03-01), S. 42-51
    Online unknown
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  18. Detailansicht für Treffer 18 öffnen
    Using the first-level cache stack distance histograms to predict multi-level LRU cache misses
    Ling, Ming ; Shi, Longxing ; et al.
    In: Microprocessors and Microsystems, Jg. 55 (2017-11-01), S. 55-69
    Online unknown
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  19. Detailansicht für Treffer 19 öffnen
    An efficient trade-off between yield and energy for eDRAM caches under process variations
    Kong, Joonho ; Gong, Young-Ho
    In: Microprocessors and Microsystems, Jg. 55 (2017-11-01), S. 1-12
    Online unknown
    Zugriff:
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  20. Detailansicht für Treffer 20 öffnen
    Reusable generic design patterns for mixed-criticality systems based on DREAMS
    Larrucea, Asier ; Perez, Jon ; et al.
    In: Microprocessors and Microsystems, Jg. 54 (2017-10-01), S. 35-46
    Online unknown
    Zugriff:
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