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Design and Simulation of Reliable Low Power CMOS Logic Gates.
In: IETE Journal of Research, Jg. 69 (2023-02-01), Heft 2, S. 1022-1032
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academicJournal
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Titel: |
Design and Simulation of Reliable Low Power CMOS Logic Gates.
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Autor/in / Beteiligte Person: | Sharma, Vijay Kumar |
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Zeitschrift: | IETE Journal of Research, Jg. 69 (2023-02-01), Heft 2, S. 1022-1032 |
Veröffentlichung: | 2023 |
Medientyp: | academicJournal |
ISSN: | 0377-2063 (print) |
DOI: | 10.1080/03772063.2020.1847700 |
Sonstiges: |
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